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摘要：本文首先简述了高性能ARM9微处理器EP9315集成的外设接口及硬件结构框架，提出了当前高速电路设计中的问题；然后，详细介绍了利用Allegro实现嵌入式系统中SDRAM和IDE总线接口的电路设计；最后以Cirrus Logic公司的CS8952为例，阐述了物理层接口芯片的布线准则及其在Allegro中的实现。
关键词：嵌入式系统； Allegro；等长；差分对；阻抗控制引言随着嵌入式微处理器主频的不断提高，信号的传输处理速度越来越快，当系统时钟频率达到100 MHZ以上,传统的电路设计方法和软件已无法满足高速电路设计的要求。
在高速电路设计中，走线的等长、关键信号的阻抗控制、差分走线的设置等越来越重要。
笔者所在的武汉华中科技大学与武汉中科院岩土力学所智能仪器室合作，以ARM9微处理器EP9315为核心的嵌入式系统完成工程检测仪的开发。
其中在该嵌入式系统硬件电路设计中的SDRAM和IDE等长走线、关键信号的阻抗控制和差分走线是本文的重点,同时以cirrus logic公司的网络物理层接口芯片cs8952为例详细介绍了网络部分的硬件电路设计，为同类高速硬件电路设计提供了一种可借鉴的方法。
2 硬件平台2.1 主要芯片本设计采用的嵌入式微处理器是Cirrus Logic公司2004年7月推出的EP93XX系列中的高端产品EP9315。
该微处理器是高度集成的片上系统处理器，拥有200兆赫工作频率的ARM920T内核，它具有ARM920T内核所有的优异性能,其中丰富的集成外设接口包括PCMCIA、接口图形加速器、可接两组设备的EIDE、1/10/100Mbps以太网MAC、3个2.0全速HOST USB、专用SDRAM通道的LCD接口、触摸屏接口、SPI串行外设接口、AC97接口、6通道I2S接口和8*8键盘扫描接口，并且支持4组32位SDRAM的无缝连接等。
主芯片丰富的外设接口大大简化了系统硬件电路，除了网络控制部分配合使用Cirrus Logic 公司的100Base-X/10Base-T物理层（PHY）接口芯片CS8952外，其他功能模块无需增加额外的控制芯片。
12位40MSPS流水线型ADC电路设计随着科技的不息进步，模拟信号的数字化处理变得愈发重要。
模数转换器(ADC)作为将模拟信号转换为数字信号的关键器件，广泛应用于通信、图像处理、音频设备等领域。
本文将介绍一种12位40MSPS流水线型ADC电路的设计。
1. 引言流水线型ADC是一种常见的高速高精度模数转换器。
它通过将转换过程拆分为多个子过程，以提高转换速率。
在本设计中，我们将使用流水线架构将转换过程划分为几个连续的阶段，并在每个阶段中使用并行处理来实现高速转换。
2. 流水线型ADC原理流水线型ADC主要包括前端模拟信号处理、数字信号处理和时钟控制三个部分。
前端模拟信号处理部分负责将模拟信号进行放大、滤波和采样保持。
数字信号处理部分负责将模拟信号进行逐位比较和编码。
时钟控制部分则负责产生各个阶段的时序控制信号。
3. 设计要求本次设计的ADC需要具备12位精度和40MSPS的采样速率。
为了实现这些要求，我们将进行如下的设计优化。
3.1 采样保持电路设计采样保持电路负责在每次时钟上升沿到来时，将输入信号的电压值保持在一个稳定的状态。
为了满足40MSPS的采样速率，我们选择使用高速运放和快速开关来实现高速采样。
3.2 逐位比较电路设计逐位比较电路负责将采样保持电路获得的模拟信号与参考电压进行逐位比较，以裁定该位的“1”或“0”。
为了保证12位精度，我们将使用高精度的比较器，并进行精确的参考电压生成和校准。
3.3 数字信号处理电路设计数字信号处理电路主要负责将逐位比较的结果进行编码，生成12位的数字输出。
为了达到40MSPS的转换速率，我们将使用并行处理技术，将比较器的输出同时送入多个编码器，并通过时钟控制将它们按照正确的次序进行组合，以实现高速转换。
4. 总体电路设计基于上述原理和要求，我们设计了一个包含采样保持电路、逐位比较电路和数字信号处理电路的流水线型ADC。
在详尽电路设计中，我们将选择合适的器件，并对各个子电路进行详尽设计和仿真。
电子电路设计的基本步骤和技巧电路设计是电子工程师必备的核心技能之一，实际电子电路的设计过程十分繁琐，需要经历从问题定义、芯片选择、原理设计、电路仿真、布线布板到实际测试的各个环节。
下面将详细介绍电子电路设计的基本步骤和技巧。
一、问题定义1. 确定设计需求：明确电路应用的具体功能和性能需求，包括输入输出特性、工作电压、功耗、环境温度等。
2. 制定设计规范：根据需求确定电路设计的性能指标，如增益、带宽、噪声等。
二、芯片选择1. 选择芯片类型：根据电路应用需求，确定需要使用的集成电路类型，如运放、比较器、开关等。
2. 考虑芯片参数：根据设计规范，选择各项重要参数合适的芯片，如输入输出电压范围、温度特性、功耗等。
三、原理设计1. 绘制电路原理图：使用电路设计软件，根据设计需求和选定的芯片，绘制出电路的原理图。
2. 确定电路拓扑结构：根据电路功能需求，选择合适的电路拓扑结构，如放大电路、滤波电路、控制电路等。
3. 选择电路参数：根据设计规范，选择合适的电阻、电容、电感等元件参数，确保电路性能满足设计需求。
四、电路仿真1. 参数仿真：使用电路仿真软件，对电路进行参数化仿真，验证电路设计的基本功能和性能。
2. 信号仿真：利用仿真软件，对电路的输入输出信号进行仿真，验证电路的工作波形和频率特性。
3. 稳定性仿真：通过仿真，检测电路的稳定性，确保电路在不同工况下的性能稳定。
五、布线布板1. 设计布局：根据电路原理图，进行电路布局设计，合理安排电路元件和信号走线的位置。
2. 完成布线：将电路原理图中的元件、信号线等转化为实际的导线和连接器，注意避免信号干扰和交叉耦合。
3. 进行布板：将布线设计转化为实际的电路板，通过 PCB 设计软件进行电路板的布局和布线。
六、实际测试1. 制作样品：根据布板设计，制作电路板样品，注意焊接质量和连接准确性。
2. 进行测试：将样品接入实际测试平台，进行电路功能验证、性能测试和稳定性测试。
Q/XXXXXXXXXXX 公司汽车高低压电线束设计规范编制： -------------- 日期：-校对：日期：-审核：日期：-批准：日期：2015-06-15 发布2015-06-15实施XXXXXXXXX 公司发布1．设计技术1.1 概述汽车线束是汽车电路的网络主体，没有线束也就不存在汽车电路。
动力系统线束设计分为动力系统低压线束和动力系统高压线束。
设计线束时需要考虑其安全性、可靠性和稳定性要求。
线束变得越来越复杂，但车身给予线束的空间却越来越小。
因此，如何提高电动汽车的动力系统线束的综合性能设计便成为关注的焦点。
为使本公司汽车线束部件设计规范化，参考国内外汽车线束设计的技术要求，结合本公司已经开发车型的经验，编制本文。
使本公司设计人员对汽车线束设计起到指导操作、提高电器线束设计的效率和合理性的作用。
本文对中央控制盒、继电器盒、保险丝盒及线束包扎等作了规范化要求，本文将在本公司所有车型线束开发设计中贯彻，并在实践中进一步提高完善。
电线束设计流程1.2低压线束设计1.2.1整车低压线束设计电动汽车的供电系统设计是否合理，直接关系到汽车电器件的正常工作与否和全车的安全性，因此线束设计出发点基本都是以安全为主。
整车电气系统基本上由3个部分组成。
蓄电池直接供电系统（一般称常电）。
这部分的电源所接负载一般都是汽车的安全件或重要件，主要目的是在为这些电器件提供电能时尽量少的加以控制，确保在无法启动电动模式情况下，汽车也能短暂正常工作，以方便故障车辆能够及时维修等。
如：整车控制器电源、真空制动助力泵电源和转向泵电源等。
点火开关控制的供电系统（一般称为IG 档）。
这部分电器件基本上是在车辆未行驶运转的情况下才使用，取自预充电模块的分支电源，避免了为蓄电池充电时争电源的可能性。
如：雨刮器、车灯控制电源、门窗控制电源等。
电动模式的供电系统（一般称为start 档）。
这部分电源是在车辆启动电动模式下，电器件能够正常启动。
高速PCB设计的基本常识(一)、电子系统设计所面临的挑战随着系统设计复杂性和集成度的大规模提高,电子系统设计师们正在从事100MHZ以上的电路设计,总线的工作频率也已经达到或者超过50MHZ,有的甚至超过100MHZ。
目前约50% 的设计的时钟频率超过50MHz,将近2020的设计主频超过12020z。
当系统工作在50MHz时,将产生传输线效应和信号的完整性问题；而当系统时钟达到12020z时,除非使用高速电路设计知识,否则基于传统方法设计的PCB将无法工作。
因此,高速电路设计技术已经成为电子系统设计师必须采取的设计手段。
只有通过使用高速电路设计师的设计技术,才能实现设计过程的可控性。
(二)、什么是高速电路通常认为如果数字逻辑电路的频率达到或者超过45MHZ～50MHZ,而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说１／３),就称为高速电路。
实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。
因此,通常约定如果线传播延时大于1/2数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应。
信号的传递发生在信号状态改变的瞬间,如上升或下降时间。
信号从驱动端到接收端经过一段固定的时间,如果传输时间小于1/2的上升或下降时间,那么来自接收端的反射信号将在信号改变状态之前到达驱动端。
反之,反射信号将在信号改变状态之后到达驱动端。
如果反射信号很强,叠加的波形就有可能会改变逻辑状态。
(三)、高速信号的确定上面我们定义了传输线效应发生的前提条件,但是如何得知线延时是否大于1/2驱动端的信号上升时间？一般地,信号上升时间的典型值可通过器件手册给出,而信号的传播时间在PCB设计中由实际布线长度决定。
下图为信号上升时间和允许的布线长度(延时)的对应关系。
PCB 板上每单位英寸的延时为 0.167ns.。
但是,如果过孔多,器件管脚多,网线上设置的约束多,延时将增大。
Q/XXXXXXXXXXX公司Q/XX-J028-2015 汽车高低压电线束设计规范编制:日期:校对:日期:审核:日期:批准:日期:2015-06-15发布2015-06-15实施XXXXXXXXX公司发布1．设计技术1.1 概述汽车线束是汽车电路的网络主体，没有线束也就不存在汽车电路。
动力系统线束设计分为动力系统低压线束和动力系统高压线束。
设计线束时需要考虑其安全性、可靠性和稳定性要求。
线束变得越来越复杂，但车身给予线束的空间却越来越小。
因此，如何提高电动汽车的动力系统线束的综合性能设计便成为关注的焦点。
为使本公司汽车线束部件设计规范化，参考国内外汽车线束设计的技术要求，结合本公司已经开发车型的经验，编制本文。
使本公司设计人员对汽车线束设计起到指导操作、提高电器线束设计的效率和合理性的作用。
本文对中央控制盒、继电器盒、保险丝盒及线束包扎等作了规范化要求，本文将在本公司所有车型线束开发设计中贯彻，并在实践中进一步提高完善。
电 线 束 设 计 流 程1.2低压线束设计1.2.1 整车低压线束设计电动汽车的供电系统设计是否合理，直接关系到汽车电器件的正常工作与否和全车的安全性，因此线束设计出发点基本都是以安全为主。
整车电气系统基本上由3个部分组成。
蓄电池直接供电系统（一般称常电）。
这部分的电源所接负载一般都是汽车的安全件或重要件，主要目的是在为这些电器件提供电能时尽量少的加以控制，确保在无法启动电动模式情况下，汽车也能短暂正常工作，以方便故障车辆能够及时维修等。
如：整车控制器电源、真空制动助力泵电源和转向泵电源等。
点火开关控制的供电系统（一般称为IG档）。
这部分电器件基本上是在车辆未行驶运转的情况下才使用，取自预充电模块的分支电源，避免了为蓄电池充电时争电源的可能性。
如：雨刮器、车灯控制电源、门窗控制电源等。
电动模式的供电系统（一般称为start档）。
这部分电源是在车辆启动电动模式下，电器件能够正常启动。
高速电路设计中串行信号的设计与仿真【摘要】随着电子设计技术的不断进步，要求更高速率信号的互连。
在传统并行同步数字信号的数位和速率将要达到极限的情况下，开始转向从高速串行信号寻找出路。
QPI(By Intel)、HyperTansport（by AMD）、Infiniband(by Intel)、PCI-Express 4.0（by Intel）、USB3.1、SATA4.0等I/O总线标准都为高速串行信号。
本文将从高速串行信号仿真、设计，等多方面探讨合适的高速串行信号的实现。
关键词：高速串行信号，PCB设计，仿真，信号完整性一、前言随着近几年对速率的要求快速提高，新的总线协议不断的提出更高的速率。
传统的总线协议已经不能够满足要求了。
串行总线由于更好的抗干扰性，和更少的信号线，更高的速率获得了众多设计者的青睐。
而串行总线又尤以差分信号的方式为最多。
二、串行信号的PCB设计1.差分信号的概念和优点差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计。
何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”，而承载差分信号的那一对走线就称为差分走线。
差分信号与普通的单端信号走线相比，最明显的优势体现在以下三个方面：（1）抗干扰能力强。
因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
（2）能有效抑制EMI。
由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消。
耦合的越紧密，互相抵消的磁力线就越多。
泄露到外界的电磁能量越少。
（3）时序定位精确。
由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阀值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。
2021.11设计研发基于AD9226的FPGA高速数据采集电路设计钱素琴，孙悦(东华大学,上海，201620)摘要：本文对12位精度、65Msps釆样率的高速模数转换器AD9226进行了介绍，在此基础上提出了高速数据釆集电路的设计方案，主要是在AD转换电路的基础上提供了相应的电位移动及其衰减电路和电源电路。
最后结合FPGA硬件编程对双通道的高速数据釆集系统进行测试,成功釆集到了50Msps的数据，验证了该方案的可行性。
关键词：AD9226；高速数据釆集；电路设计；FPGADesign of FPGA high-speed data acquisition circuit based on AD9226Qian Suqin,Sun Yue(Donghua University,Shanghai,201620)Abstract：This paper introduces AD9226,a high-speed analog-to-digital converter with12bit accuracy and65Msps sampling rate.Based on this,a design scheme of high-speed data acquisition circuit is proposed,which mainly provides the corresponding input attenuation circuit and power supply circuit on the basis of AD conversion circuit*Finally,combined with FPGA hardware programming, the dual channel high-speed data acquisition system is tested,and the data of50Msps is collected successfully,which verifies the feasibility of the scheme.Keywords:AD9226;high-speed data acquisition;circuit design;FPGAo引言在科学技术研究和工业生产的各行各业中，数据采集处理系统应用广泛,如文献1将其应用在箭载测控系统中［1］,文献2将其应用在套管井超声成像系统中［2］等。
数字电路的高速设计技术摘要：设计一个高速系统，要对高速问题进行认真的研究和对各个细小的部分小心的设计。
本文从：电源分布系统、传输线的问题、串扰的问题、电磁干扰的问题等入手，说明高速电路设计的高速设计。
关键词：高速系统电源分布传输线现如今，电路设计人员遇到的最大的问题可能就是电路的反应速度的问题了。
随着cpu芯片集成电路技术的高速发展，在嵌入式系统设计中普遍使用66-200MHZ的处理器，更高的频率的处理器也在使用当中。
一方面IC制造商需要提供高速器件，但是元器件反应时间不一定是电路高速问题的根本所在。
本文从：电源分布系统、传输线的问题、串扰的问题、电磁干扰的问题等入手，说明高速电路设计的高速设计。
1、电源系统分布方面的问题电源分布系统是由电源、电压调整模块、大滤波电容、高频去耦电容和电源分布网络组合而成。
这些电源分布系统的各部分相互作用给电路板上的器件提供电源。
高速电路板设计要考虑的一个主要的问题就是电源分布网络。
同时，电源分布网络的另一个重要的作用就是要给信号电流提供一个返回路径，因为这在低频电路设计中没有多大的影响，许多设计甚至自然返回路径都被忽略了。
1.1专门设置电源层来减小各种阻抗对分布网络的影响实际中的电源系统是有阻抗的，电源系统的阻抗是由电阻、电容和电感共同组成的。
电源总线与信号线共享同一个层面，电源总线把电压传给每个器件，留下一定的空间给信号走线，这样，电源总线就会变得长而狭窄，走线的横截面积相对而言变小，线上就会带一个小的电阻值。
电阻虽然很小，但影响很大。
所以，专门设置电源层的情况就好得多。
1.2电容器滤波减小噪声对系统的影响电源层的阻抗特性虽好，也不能消除线噪声的影响。
系统产生的大量的噪声会影响系统的稳定，无论怎样，电源系统必须增加额外的滤波电路。
一般而言，这是由旁路电容来完成。
即在电源输入端加入10uF或更大的电容，在每个器件的电容和地之间加入0.1uF或O.O1uF的电容。
高速电路设计规则参考（初稿）张工2015/3/8高速电路完整性分析：信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。
主要表现在对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。
（引用于博士对信号完整性的理解）同时，归根到底，信号失真源自于信号传输过程的阻抗变化，因此假如一个信号的传输途径处处阻抗匹配且均衡，这信号的质量可以很好保留，不过实际中不能完全做到，但可以通过注意这些问题从而是信号质量有所改善，另外在多次阻抗改变和跌落之后信号会出现信号振铃、信号反射、上冲以及下冲等现象，此时可以通过一些有效的方法避免。
以下将从信号完整性的层面出发，介绍以下一些高速电路的设计规则参考：一、器件选型及布局1电容选型1.1不同容值电容搭配通常情况下有经验的工程师都知道一般电源入口处都会搭配容量大小不一样的电容进行去耦或储能，但经常一知半解，因为从理论计算，大小电容并联就是两个电容的容值相加，没有什么作用。
不过现实中由于制作工艺以及封装的不同，不同容值的电容其ESL和ESR是不同的，其谐振频率也不同。
因此在信号频率小于其器件的谐振频率时电容表现出容性，当信号频率大于器件的谐振频率时电容表现为感性，因此高速电路中大电容常常由于谐振频率较低，表现出感性特性，此时电路中的电容将被大大削弱了去耦特性。
因此通过搭配不同容值的电容可以在较大范围内满足电路的需求。
同时尽量选用小ESL的电容。
通常设计中可以通过搭配不同数量级的电容改善去耦效果。
1.2电容封装同样容量的不同封装形式的电容其谐振频率也不同，通常小封装的电容等效串联电感更低，效串联电感基本相同电容有更低的等效串联电感。
某型号陶瓷电容的ESL和ESR 测量值如下：因此高速电路中尽量选用小封装的器件进行设计。
2电容的布局2.1电容去耦半径和电容的摆放位置有经验的工程师都会知道电容布局时小电容需要尽量靠近电源入口，大电容就可以放的远一点，这是因为电容对电源进行去耦时其存在一个去耦范围，即“去耦半径”。
超过该电容的去耦半径时的其将起不到去耦半径。
同时大容值的电容的去耦半径大，小电容的去耦半径小。
例如某电路中0.001UF的陶瓷电容的去耦半径大概为2.4厘米。
其去耦半径大小不仅与器件本身，同时还跟焊接的电路有关，不过起主导作用的是容值。
2.2降低EMI时电容的连线随着工作频率升高，滤波器件的感抗和PCB线路感抗开始呈现，且频率越高感抗越大，对供电回路的纹波影响越明显，因此需要选用感抗小的小容量电容提供良好的去耦。
同时还应缩短滤波电容两端到负载的电源与地的距离，尽可能将去耦电容和负载器件放置在同一层。
为降低EMI，也应尽量减小电源线和地回路之间包围的面积。
以下图例都是说明如何设计良好的去耦电路拓扑结构和布线策略。
各种布线方式对去耦质量的影响二、阻抗控制1控制阻抗匹配只有当高速接口外部的阻抗匹配时，其信号质量才最好。
做法：通过叠层控制好阻抗。
2阻抗连续阻抗不连续时会引起反射，从而造成振铃、上冲和下冲等现象，因此需尽量保持连续。
其做法有：a.保持参考平面连续，高速走线不要靠近参考平面边缘，切勿跨越参考平面分割处。
b.高速走线尽量避免过孔。
c.避免走线宽度变化。
d.避免该高速走线与其它走线以及地线距离太近。
e.为避免阻抗跌落，在走线连接表贴焊盘时，可以适当的挖空表贴焊盘底下的参考层。
f.……三、布线1.一般高速走线信号在传输线中传播时，如果遇到特性阻抗不连续，就会发生反射。
反射可能发生在传输线的末端，拐角，过孔，元件引脚，线宽变化，T型引线等处。
总之，无论什么原因引起了传输线的阻抗发生突变，就会有部分信号沿传输线反射回源端。
因此，高速走线时需要依据一下规则：a.保持阻抗匹配及连续，一般为50ou阻抗匹配。
b.避免直角以及锐角，尽量避免过孔，避免跨越电源分割处。
c.需要等长时，优先采用长蛇形走线，避免过多拐弯。
d.同一根信号线连接多个器件时需要设置好其拓扑，例如T型、树型、菊花链等拓扑结构，充分了解好其拓扑设计规范，例如T型拓扑在分支等长时信号反射最小，质量最好等情况。
e.走线和走线之间的间距至少需满足2W原则，最好能有3W，避免窜扰。
不过这个是比较模糊的定性分析，真正在信号完整性层面分析时其间距需由走线和参考平面的距离、走线和参考平面之间的介质以及平行的距离决定。
例如DDR2同一组数据线之间的规则有：●平行长度<0.1英寸时，约为信号层与参考层距离的1倍。
●平行长度<0.5英寸时，约为信号层与参考层距离的1倍。
●0.5英寸<平行长度<1英寸时，约为信号层与参考层距离的2倍。
●1英寸<平行长度<6英寸时，约为信号层与参考层距离的3倍。
因此高密度板设计时可以通过缩小导线与参考层之间的距离实现较小线间距的设计。
f.避免走线过长，过长的走线容易引起振铃，上冲以及下冲等，此原因是走线很长时其传输线的末端反射回来的信号刚好与信号相位反相等关系。
g.假如以上某些情况无法避免造成信号质量较差，此时可以在信号的发送端串联进一电阻，可以有效的抑制振铃、上冲以及下冲等情况。
该电阻应该尽量靠近信号发射端。
电阻在没有确定电路信号质量之前可用0欧电阻代替，假如出现误码等情况，可以用大概22~55欧姆的电阻代替0欧电阻。
h.过长的高速线可在传输过程中加入一些缓冲电路进行信号再整形，从而减少信号因信号线过长放射严重导致电路失误的几率；i.……2.高速差分线随着信号速度的提高以及EMC，大部分高速时钟线、串行数据线采用差分线的方法进行连接，例如DDR2的时钟线、USB的数据线，网口的数据线。
大部分差分线的阻抗匹配在90欧~110欧之间。
a.通过调整好差分线的线宽，间距以及和参考平面的距离进行阻抗控制，其他大部分设计规则类同单根高速走线。
b.差分线尽量保持线间距相等，这是阻抗连续非常重要的因素，不过通常差分线需要进行等长，在等长调节和阻抗控制两方面都存在调节的情况下，优先进行等长，再调整线间距。
c.差分线靠近一对20mil宽的焊盘，则焊盘上会有阻抗跌落，那么SMT焊盘下的参考平面需要挖空。
焊盘将会参考一个更低的平面那里，更适合100欧差分信号。
接地焊盘应放置在挖空的平面附近，这样常规信号也会参考到地平面。
d.尽量避免差分走线靠近过孔，若无法避免，此段差分走线应改为7mil线宽，此段长度应大于100mil，如下图所示。
e.差分对走线尽量保持横向均匀对称，如图示。
f.金手指下方不能存在参考平面，不能走线，也不能出现过孔。
故在电源，地等分隔时，金手指下方不要分配网络。
信号引出金手指应按下图方式，如下图所示g.过孔在差分对中摆放方式如下图示。
h.当一对差分信号走线时，如遇下图情况，应保证转角大于135°，A尺寸大于20mil，B尺寸和C尺寸均大于差分走线宽度的1.5倍。
i.对于引出焊盘时单端差分信号走线，应保证所有转角均大于135°，A尺寸大于3倍线宽，B尺寸和C尺寸均大于1.5倍线宽，D尺寸越小越好，如下图所示。
j.当差分信号从焊盘引出时，有下图两种情况。
若焊盘不对称，应保证引出焊盘的弯曲走线不大于45mil，如下图所示k.AC耦合电容的摆放方式如下图所示。
四、电源分割1如何降低数字信号和模拟信号间的相互干扰呢？有两个基本原则：1.1第一个原则是尽可能减小电流环路的面积；1.2第二个原则是系统只采用一个参考面因此，设计高速电路系统时，特别是模拟和数字一体的电路模块时，需要充分考虑好电路电源回路的情况。
电源回路的原则就是电源回路的途径肯定走阻抗最小的路径，因此设计某些高速电路时可以适当调整好布局，避免将高速信号噪声通过地等途径干扰其它信号。
2处理好数字地和模拟地，最好通过沟道单点接地。
五、部分详细布线规范1某些高速原件必须根据相对应的布线规范进行设计，例如不同的DDR芯片的布线规范，某些高速接口的布线规范等。
以下是部分参考规则，具体不同型号不同类型的电路设计需根据不同的设计规范。
1.1USB差分总线布线要求USB总线差分对USBD D+ D-（普通差分对）1.2DDR2布线要求从BF609方面出发的话，地址线，控制线以及命令线时序是一样的：BF609DDR时序因此这些线的设计规则需一致。
以下是DDR2的一些时序图，由下图可以理解：DDR2芯片时序a)数据DQ的值由DQS的上升沿下降沿决定；b)命令线和地址线由时钟线上升沿决定，另外就是时钟线最好长于地址线和命令线，因为由上图可知其时钟线上升沿之前的时间明显少于之后；假如时钟线太短会造成时钟CK 超前命令以及地址线；c)命令线以及地址线最好同一规则。
d)从上图有效的范围可知，DQS的边沿与CK的边沿存在一定的时序关系，即需要在对应的CK的边沿时延有1/4时钟周期的裕度，因此设计DQS和CK的延时长度是可以此为依据。
DDR2用到的差分信号差分对名网络名MEM_CLK MEM_CLK MEM_CLKMEM_DQS0 MEM_DQS0 MEM_DQSN0MEM_DQS1 MEM_DQS1 MEM_DQSN1MEM_DQS2 MEM_DQS2 MEM_DQSN2MEM_DQS3 DDR2_DQS3 DDR2_DQSN3……DDR2用到的其他信号MEM _A0~ MEM_A12MEM_BA0~ MEM_BA1MEM_CASMEM_CKEMEM_DM0~ MEM_DM3 MEM_DQ0~ MEM_DQ31 MEM_ODTMEM_RASMEM_SCLMEM_SDAMEM_CSMEM_WE。
