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基于VHDL语言的EDA实验报告

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EDA实验报告班级：电科五班姓名：张红义学号: 1008101143十进制计数器实验源码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST,EN,LOAD:IN STD_LOGIC;DATA:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK,RST,EN,LOAD)V ARIABLE Q:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF RST='0' THEN Q:=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (LOAD='0') THEN Q:=DATA;ELSEIF Q<9 THEN Q:=Q+1;ELSE Q:=(OTHERS=>'0');END IF;END IF;END IF;END IF;IF Q="1001" THEN COUT<='1';ELSE COUT<='0';END IF;DOUT<=Q;END PROCESS;END behav;仿真波形：封装图：3-8译码器实验源码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YM38 ISPORT (A:IN STD_LOGIC_VECTOR(2 DOWNTO 0);EN:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END YM38;ARCHITECTURE BEHA V OF YM38 ISSIGNAL CLK: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINCLK<=A&EN;PROCESS(CLK)BEGINCASE CLK ISWHEN "0001" => Y<="00000001";WHEN "0011" => Y<="00000010";WHEN "0101" => Y<="00000100";WHEN "0111" => Y<="00001000";WHEN "1001" => Y<="00010000";WHEN "1011" => Y<="00100000"; WHEN "1101" => Y<="01000000"; WHEN "1111" => Y<="10000000"; WHEN OTHERS=> Y<="00000000";END CASE;END PROCESS;END BEHA V;仿真波形：封装图：MEALY型有限状态机实验源码:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT(CLK,DIN1,DIN2,RST : IN STDD_LOGIC;Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0));END MEALY1;ARCHITECTURE BEHA V OF MEALY1 ISTYPE STATES IS (ST0, ST1, ST2, ST3,ST4);SIGNAL PST :STATES ;BEGINREGCOM: PROCESS(CLK,RST,PST,DIN1) BEGINIF RST='1' THEN PST <=ST0; ELSIF RISING_EDGE(CLK) THENCASE PST ISWHEN ST0=> IF DIN1='1' THEN PST<=ST1 ; ELSE PST<=ST0 ; END IF ;WHEN ST1=> IF DIN1='1' THEN PST<=ST2 ; ELSE PST<=ST1 ; END IF ;WHEN ST2=> IF DIN1='1' THEN PST<=ST3 ; ELSE PST<=ST2 ; END IF ;WHEN ST3=> IF DIN1='1' THEN PST<=ST4 ; ELSE PST<=ST3 ; END IF ;WHEN ST4=> IF DIN1='0' THEN PST<=ST0 ; ELSE PST<=ST4 ; END IF ;WHEN OTHERS => PST<=ST0 ;END CASE; END IF;END PROCESS REGCOM:;COM: PROCESS(PST,DIN2) BEGINCASE PST ISWHEN ST0=> IF DIN2='1' THEN Q<="10000" ; ELSE Q<="01010" ; END IF;WHEN ST1=> IF DIN2='0' THEN Q<="10111" ; ELSE Q<="10100" ; END IF;WHEN ST2=> IF DIN2='1' THEN Q<="10101" ; ELSE Q<="10011" ; END IF;WHEN ST3=> IF DIN2='0' THEN Q<="11011" ; ELSE Q<="01001" ; END IF;WHEN ST4=> IF DIN2='1' THEN Q<="11101" ; ELSE Q<="01101" ; END IF; WHEN OTHERS => Q<="00000" ;END CASE ;END PROCESS COM ;END;跑马灯实验源码：Library ieee;use ieee.std_logic_1164.all;entity cyc_led isport( clr,clk:in std_logic;led1,led2,led3:out std_logic);end;architecture a of cyc_led istype states is(s0,s1,s2,s3,s4,s5);signal q:std_logic_vector(0 to 2);signal state: states;beginp1:process(clk,clr)beginif (clr='0') thenstate<=s0; led1<='0'; led2<='0'; led3<='0';elsif(clk'event and clk='1') thencase state iswhen s0=> state<=s1; led1<='1';led2<='0';led3<='0';when s1=> state<=s2; led1<='0';led2<='1';led3<='0';when s2=> state<=s3; led1<='0';led2<='1';led3<='0';when s3=> state<=s4; led1<='0';led2<='0';led3<='1';when s4=> state<=s5; led1<='0';led2<='0';led3<='1';when s5=> state<=s0; led1<='0';led2<='0';led3<='1';end case;end if;end process;end;实验图：LED数码管循环显示0～9 实验源码：LIBRARY IEEE;USE IEEE.std_logic_1164.all;USE IEEE.std_logic_arith.all;USE IEEE.std_logic_unsigned.all;ENTITY xianshi ISPORT(clk:in std_logic;Led7s:out std_logic_vector(6 downto 0));--sel:out std_logic_vector(1 downto 0));END ENTITY ;ARCHITECTURE func OF xianshi ISSIGNAL fp,tmp:std_logic;SIGNAL count:std_logic_vector(9 downto 0); SIGNAL sl:std_logic_vector(3 downto 0);--sl1:std_logic_vector(1 downto 0);BEGINPROCESS(clk)BEGINIF(clk'EVENT AND clk = '1') THENIF(count = "1111100111") THENcount <= (OTHERS => '0');tmp <= NOT tmp;ELSEcount <= count + 1;END IF;END IF;fp <= tmp;END PROCESS;counter1:PROCESS(fp)BEGINIF(fp'EVENT AND fp = '1') THENIF(sl = "1001") THEN sl <= "0000";ELSE sl <= sl + 1;END IF;END IF;END PROCESS;diplay:PROCESS(sl)BEGINCASE sl ISwhen "0000" => led7s<="0111111";when "0001" => led7s<="0000110";when "0010" => led7s<="1011011";when "0011" => led7s<="1001111";when "0100" => led7s<="1100110";when "0101" => led7s<="1101101";when "0110" => led7s<="1111101";when "0111" => led7s<="0000111";when "1000" => led7s<="1111111";when "1001" => led7s<="1101111";WHEN OTHERS => NULL;END CASE;END PROCESS;END ARCHITECTURE;实验图：16*16点阵显示_北京欢迎实验源码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity test_led1 isport(clk:in std_logic;dotout:out std_logic_vector(15 downto 0);--行驱动信号输出selout:out std_logic_vector(3 downto 0));--列选信号号输出end test_led1;architecture behave of test_led1 issignal count:std_logic_vector(11 downto 0);signal q:std_logic_vector(10 downto 0);signal cnt16:std_logic_vector(3 downto 0);signal dout:std_logic_vector(15 downto 0);signal a:integer range 0 to 15;signal tmp:std_logic_vector(1 downto 0):="00";beginreg:PROCESS(clk)BEGINIF(clk'EVENT AND clk = '1') THENIF(count = "111110100000") THENcount <= (OTHERS => '0');if (tmp="11")then tmp<="00";else tmp <= tmp+1;end if;ELSEcount <= count + 1;END IF;END IF;END PROCESS;p1: process(cnt16)beginif tmp="00" thencase cnt16 iswhen"0000"=>dout<="0010000000000000"; a<=0; when"0001"=>dout<="0011000000100000"; a<=1; when"0010"=>dout<="0001100000100000"; a<=2; when"0011"=>dout<="0000100000100000"; a<=3; when"0100"=>dout<="0000010000100000"; a<=4; when"0101"=>dout<="0111111111111111"; a<=5; when"0110"=>dout<="0000000000000000"; a<=6; when"0111"=>dout<="0000000000000000"; a<=7; --北when"1000"=>dout<="0000000000000000"; a<=8; when"1001"=>dout<="0011111111111111"; a<=9; when"1010"=>dout<="0100000001000000"; a<=10; when"1011"=>dout<="0100000000100000"; a<=11; when"1100"=>dout<="0100000000011000"; a<=12; when"1101"=>dout<="0100000000001100"; a<=13; when"1110"=>dout<="0111100000001000"; a<=14; when"1111"=>dout<="0000000000000000"; a<=15; when others=>null;end case;elsif tmp="01" thencase cnt16 iswhen"0001"=>dout<="0000000000000100"; a<=1; when"0010"=>dout<="0000000000000100"; a<=2; when"0011"=>dout<="0010000000000100"; a<=3; when"0100"=>dout<="0001000000000100"; a<=4; when"0101"=>dout<="0000100111110100"; a<=5; when"0110"=>dout<="0000000100010101"; a<=6; when"0111"=>dout<="1100000100010101"; a<=7; --京when"1000"=>dout<="1111110100010101"; a<=8; when"1001"=>dout<="0000000100010100"; a<=9; when"1010"=>dout<="0000000100010100"; a<=10; when"1011"=>dout<="0000100111110100"; a<=11; when"1100"=>dout<="0001000000000100"; a<=12; when"1101"=>dout<="0010000000000100"; a<=13; when"1110"=>dout<="0000000000000100"; a<=14; when"1111"=>dout<="0000000000000000"; a<=15; when others=>null;end case;elsif tmp="10"thencase cnt16 iswhen"0000"=>dout<="0000000000000000"; a<=0; when"0001"=>dout<="0000000000000000"; a<=1; when"0010"=>dout<="0000001000011000"; a<=2; when"0011"=>dout<="0000000100101000"; a<=3; when"0100"=>dout<="0000000001001000"; a<=4; when"0101"=>dout<="0000000010011000"; a<=5; when"0110"=>dout<="0000100100000100"; a<=6; when"0111"=>dout<="0000001000000011"; a<=7; --欢when"1000"=>dout<="0000000010000010"; a<=8; when"1001"=>dout<="0000000000100010"; a<=9; when"1010"=>dout<="0000000000001010"; a<=10; when"1011"=>dout<="0000000001000010"; a<=11; when"1100"=>dout<="0000000010000010"; a<=12; when"1101"=>dout<="0000000100001010"; a<=13; when"1110"=>dout<="0000001000000110"; a<=14; when"1111"=>dout<="0000000000000000"; a<=15; when others=>null;end case;elsif tmp="11"thencase cnt16 iswhen"0000"=>dout<="1000000000010010"; a<=0; when"0001"=>dout<="0111111111110100"; a<=1;when"0011"=>dout<="0100000000000000"; a<=3; when"0100"=>dout<="1000111111111100"; a<=4; when"0101"=>dout<="1000100000000010"; a<=5; when"0110"=>dout<="1000110000000010"; a<=6; when"0111"=>dout<="1000000000000000"; a<=7; --迎when"1000"=>dout<="1000000000000000"; a<=8; when"1001"=>dout<="1001111111111110"; a<=9; when"1010"=>dout<="1000000000000010"; a<=10; when"1011"=>dout<="1000100001000010"; a<=11; when"1100"=>dout<="1000111111110010"; a<=12; when"1101"=>dout<="1000000000000000"; a<=13; when"1110"=>dout<="1000000000000000"; a<=14; when"1111"=>dout<="0000000000000000"; a<=15; when others=>null;end case;end if;dotout<=dout;end process p1;p2: process(clk)beginif clk'event and clk='1' then q<=q+1;end if;cnt16<=q(3 downto 0);end process p2;p3: process(a)--4/16译码电路begincase a iswhen 0 => selout<="0000";when 1 => selout<="0001";when 2 => selout<="0010";when 3 => selout<="0011";when 4 => selout<="0100";when 5 => selout<="0101";when 6 => selout<="0110";when 7 => selout<="0111";when 8 => selout<="1000";when 9 => selout<="1001";when 10 => selout<="1010";when 11 => selout<="1011";when 12 => selout<="1100";when 13 => selout<="1101";when 14 => selout<="1110";when 15 => selout<="1111";when others => null;end case;end process p3;end behave;实验图：16*16点阵显示_河南农大实验源码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity test_led1 isport(clk:in std_logic;dotout:out std_logic_vector(15 downto 0);--行驱动信号输出selout:out std_logic_vector(3 downto 0));--列选信号号输出end test_led1;architecture behave of test_led1 issignal count:std_logic_vector(11 downto 0);signal q:std_logic_vector(10 downto 0);signal cnt16:std_logic_vector(3 downto 0);signal dout:std_logic_vector(15 downto 0);signal a:integer range 0 to 15;signal tmp:std_logic_vector(1 downto 0):="00";beginreg:PROCESS(clk)BEGINIF(clk'EVENT AND clk = '1') THENIF(count = "111110100000") THENcount <= (OTHERS => '0');if (tmp="11")thentmp<="00";else tmp <= tmp+1;end if;ELSE count <= count + 1;END IF;END IF;END PROCESS;p1: process(cnt16)beginif tmp="00" thencase cnt16 iswhen"0000"=>dout<="0000000000000000"; a<=0; when"0001"=>dout<="0100000000100010"; a<=1; when"0010"=>dout<="0011000001000100"; a<=2; when"0011"=>dout<="0000110010001000"; a<=3; when"0100"=>dout<="0000000000000000"; a<=4; when"0101"=>dout<="0000000000000010"; a<=5; when"0110"=>dout<="0000000111110010"; a<=6; when"0111"=>dout<="0000000100010010"; a<=7; --河when"1000"=>dout<="0000000100010010"; a<=8; when"1001"=>dout<="0001000100010010"; a<=9; when"1010"=>dout<="0010000111110010"; a<=10; when"1011"=>dout<="0100000000000010"; a<=11; when"1100"=>dout<="0111111111111110"; a<=12; when"1101"=>dout<="0000000000000010"; a<=13; when"1110"=>dout<="0000000000000010"; a<=14; when"1111"=>dout<="0000000000000000"; a<=15; when others=>null;end case;elsif tmp="01" thencase cnt16 iswhen"0000"=>dout<="0000000000000000"; a<=0; when"0001"=>dout<="0111111111100000"; a<=1; when"0010"=>dout<="0000000000100000"; a<=2; when"0011"=>dout<="0000010000100100"; a<=3; when"0100"=>dout<="0000010101100100"; a<=4; when"0101"=>dout<="0000010110100100"; a<=5; when"0110"=>dout<="0000010100110100"; a<=6; when"0111"=>dout<="0000010100101100"; a<=7; --南when"1000"=>dout<="0111111100100111"; a<=8; when"1001"=>dout<="0000010100100100"; a<=9; when"1010"=>dout<="0000010110100100"; a<=10; when"1011"=>dout<="0000010101100100"; a<=11; when"1100"=>dout<="0010010000100100"; a<=12; when"1101"=>dout<="0100000000100000"; a<=13; when"1110"=>dout<="0111111111100000"; a<=14; when"1111"=>dout<="0000000000000000"; a<=15; when others=>null;end case;elsif tmp="10"thencase cnt16 iswhen"0000"=>dout<="0000000000000000"; a<=0; when"0001"=>dout<="0001000000011000"; a<=1; when"0010"=>dout<="0000100000000100"; a<=2; when"0011"=>dout<="0000011000000100"; a<=3; when"0100"=>dout<="0000000110000100"; a<=4; when"0101"=>dout<="0000000001000100"; a<=5; when"0110"=>dout<="0111111110110100"; a<=6; when"0111"=>dout<="0100000001001111"; a<=7; --农when"1000"=>dout<="0010000010000100"; a<=8; when"1001"=>dout<="0000000100000100"; a<=9; when"1010"=>dout<="0000011011000100"; a<=10; when"1011"=>dout<="0001100000110100"; a<=11; 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vhdl实验报告

vhdl实验报告

vhdl实验报告VHDL实验报告引言：VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和仿真。

本篇实验报告将介绍我在VHDL实验中的学习和实践经验，包括实验目的、实验过程、实验结果以及对VHDL的理解和展望。

一、实验目的VHDL实验的主要目的是让我们掌握VHDL语言的基本语法和使用方法，能够利用VHDL描述数字电路，并通过仿真和综合工具进行验证和实现。

通过这些实验，我们可以深入了解数字电路的原理和设计方法，提高我们的逻辑设计能力和工程实践能力。

二、实验过程在实验过程中，我们首先学习了VHDL的基本语法，包括实体声明、端口声明、信号声明等。

然后，我们通过实例学习了VHDL的建模方法，包括组合逻辑电路的建模和时序逻辑电路的建模。

在组合逻辑电路的建模中，我们学习了使用逻辑运算符和条件语句描述电路的功能；在时序逻辑电路的建模中，我们学习了使用过程语句和时钟信号描述电路的状态转换。

在学习了VHDL的基础知识后，我们开始进行实验设计。

我们选择了一个简单的数字电路，如4位加法器，来进行实验验证。

首先，我们通过VHDL语言描述了加法器的功能和结构，包括输入端口、输出端口和中间信号。

然后，我们使用仿真工具进行了功能仿真，验证了加法器的正确性。

接着，我们使用综合工具将VHDL代码综合成门级电路，并进行了时序仿真和时序优化，验证了加法器的时序正确性和性能。

三、实验结果通过实验，我们成功地实现了4位加法器的功能，并验证了其正确性和性能。

在功能仿真中，我们输入了不同的测试数据，观察了输出结果，发现加法器能够正确地进行加法运算，并得到了正确的结果。

在时序仿真中，我们观察了电路的时序行为，包括输入信号的变化、输出信号的响应和中间信号的传播延迟等，发现加法器能够在时序上满足要求，并且具有较好的性能。

EDA实验报告 (4)

EDA实验报告 (4)

实验四VHDL组合逻辑电路设计
一实验目的：
在学习了VHDL语言的语句，语法以及利用VHDL语言设计逻辑电路的基本方法之后，进行本次试验。

通过本次试验，使学生了解常见组合逻辑电路的VHDL描述，并且通过仿真，深入了解一种组合逻辑电路的功能和特性。

通过编辑VHDL程序熟悉VHDL 语言结构和词法元素的规则，了解常见的语法错误，学习利用QUARTUSII文本编辑器对VHDL语言程序进行编译，调试，并利用波形编辑器进行逻辑关系验证。

二实验内容：
本实验是一个设计型实验，利用所学VHDL语言，设计实现8421BCD码十进制转换。

通过本次试验，使学生能够熟练使用VHDL语言描述设计简单的组合逻辑电路。

进一步掌握VHDL描述的结构以及语法规则。

三实验仪器：
1.PC机一台
2.QUARTUSII软件
3.EDA实验箱
四实验原理：
8421BCD码—十进制转换的逻辑关系如下表所示。

输入输出
0000 1111111110
0001 1111111101
0010 1111111011
0011 1111110111
0100 1111101111
0101 1111011111
0110 1110111111
0111 1101111111
1000 1011111111
1001 0111111111
五实验步骤：
1.编译得到如图4.1所示。

图4.1 2.仿真得到如4.2所示波形。

图4.2
六实验总结。

通过本次试验，加深了我对常见组合逻辑电路的VHDL描述的了解，并且通过仿真，深入了解一种组合逻辑电路的功能和特性。

VHDL与数字电路设计实验报告

VHDL与数字电路设计实验报告

VHDL与数字电路设计实验报告引言本实验旨在通过使用VHDL编程语言和数字电路设计技术，实现特定功能的电路设计。

本文档将对实验的步骤、设计原理和结果进行详细描述。

实验步骤1. 步骤一：熟悉VHDL编程语言在实验开始之前，团队成员对VHDL编程语言进行了研究和熟悉。

我们了解了VHDL的基本语法、数据类型和结构，并获得了对VHDL设计原理的初步理解。

2. 步骤二：设计功能电路在本实验中，我们选择了一个特定的功能电路进行设计。

我们首先进行了功能需求分析，并根据需求确定了电路的输入输出信号以及主要的逻辑运算。

然后，我们使用VHDL编程语言将电路的逻辑运算实现为代码，并进行了仿真和测试。

3. 步骤三：电路仿真和验证为了验证我们设计的电路功能的正确性，我们使用了VHDL仿真工具进行了电路的仿真和验证。

我们根据输入信号的不同组合，观察输出信号的变化，并与我们预期的结果进行比较。

通过这一步骤，我们确认了我们设计的电路能够按照预期工作。

4. 步骤四：电路实现和测试在确认电路的设计和仿真结果无误之后，我们进一步将电路实现到实际的数字电路平台上，并进行了硬件测试。

我们使用实际的输入信号来测试电路的性能和稳定性，并对输出信号进行观察和分析。

通过这一步骤，我们验证了电路在实际环境中的可行性。

设计原理我们设计的电路基于特定的功能需求，采用了经典的数字电路设计原理。

通过使用VHDL编程语言，我们将电路的逻辑运算实现为逻辑门和触发器的组合。

通过将输入信号连接到适当的逻辑门和触发器，我们实现了所需的功能。

结果与分析经过实验步骤的完成，我们成功地设计和实现了一个具有特定功能的数字电路。

在仿真测试和实际测试中，电路都表现出了良好的性能和稳定性。

根据结果的分析，我们验证了电路的设计原理和逻辑的正确性。

结论本实验通过使用VHDL编程语言和数字电路设计技术，成功地实现了一个具有特定功能的电路设计。

我们的实验结果表明，VHDL和数字电路设计技术在电路设计领域具有重要的应用价值。

EDA实验报告

EDA实验报告

湖北民族学院信息工程学院实验报告（电气、电子类专业用）班级： 09 姓名：周鹏学号：030940908 实验成绩：实验地点： EDA实验室课程名称：数字系统分析与设计实验类型：设计型实验题目：实验一简单的QUARTUSII实例设计，基于VHDL格雷码编码器的设计实验仪器：HH-SOC-EP3C40EDA/SOPC实验开发平台，PC机。

一、实验目的1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。

2、初步了解QUARTUSII原理图输入设计的全过程。

3、掌握组合逻辑电路的静态测试方法。

4、了解格雷码变换的原理。

5、进一步熟悉QUARTUSII软件的使用方法和VHDL输入的全过程。

6、进一步掌握实验系统的使用。

二、实验原理、原理图及电路图3-8译码器三输入，八输出。

当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。

因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。

其真值表如表1-1所示输入输出A B C D7 D6 D5 D4 D3 D2 D1 D00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0表1-1 三-八译码器真值表译码器不需要像编码器那样用一个输出端指示输出是否有效。

但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。

本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。