模电课程设计--数字钟

目录课程设计任务书一、设计题目数字电子钟课程设计二、设计任务设计数字式电子钟，基本要求如下：1.设计一个时分秒计数器，并具有译码显示。

其中时为24进制，分秒为60进制。

2.实现整点报时功能。

三、设计要求1．系统工作原理说明。

2．画出整个系统电路原理图。

3．电路图必须电脑绘制，图形符号符合国家标准。

4．心得体会，发展方向。

5．设计说明书符合格式规范。

四.设计的作用、目的数字系统课程设计是在学习了模拟电子技术、数字电子技术课程之后进行的一个重要的实践环节，目的在于将模拟和数字这两部分课程的理论和实践联系起来，在老师指导下对某一设计课题进行电路设计和实践。

它对巩固所学课程的理论知识、培养学生运用所学知识解决实际问题的能力有着十分重要的作用，有利于启发学生创新思维和提高学生工程设计能力和实践动手能力。

1.培养学生根据需要选学参考书，查阅手册，图表和文献资料的自学能力，通过独立思考﹑深入钻研有关问题，学会自己分析解决问题的方法。

2.通过实际电路方案的分析比较，设计计算﹑元件选取﹑安装调试等环节，初步掌握简单实用电路的分析方法和工程设计方法。

3.掌握常用仪表的正确使用方法，学会简单电路的实验调试和整机指标测试方法，提高动手能力。

4.了解与课程有关的电子电路以及元器件工程技术规范，能按课程设计任务书的技术要求，编写设计说明，能正确反映设计和实验成果，能正确绘制电路图。

五.设计概述：本次课程设计的主题是数字电子钟。

干电路系统由秒信号发生器、“时、分、秒”计数器、显示器、整点报时电路组成。

秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，这里用多谐振荡器加分频器来实现。

将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。

“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。

“时计数器”采用24进制计时器，可实现对一天24小时的累计。

电子线路课程设计——数字时钟的设计与制作一、设计目标1.通过这次课程设计，进一步熟悉和掌握数电和模电知识，掌握multisim仿真软件的使用。

2.学习数字时钟的硬件设计原理，熟练各种电路应用。

3.培养独立分析问题和解决问题的能力和创新思维。

二、设计功能要求（1）时的技术要求为“24翻1”，分和秒的要求为60进制进位（2）准确计时，以数字形式显示时，分，秒的时间（3）具有校时功能，可以分别对时及分进行单独校对，能校正到标准时间（4）拓展功能：整点报时三、数字钟电路系统工作原理1.数字钟的构成石英晶振为主要部件的振荡器、分频器、计数器、校时电路、数码显示、整点报时电路。

数字钟实际上是一个对标准频率（1HZ)进行计数的计数电路。

由于计数的起始时间不可能与标准时间一致，故需要在电路上加一个校时电路。

同时标准的1ＨＺ时间信号必须做到准确稳定。

通常使用石英晶体振荡器电路构成数字钟。

2.电路设计框图如下由图可见：本数字钟电路主要由振荡器，分频器，校时电路，时分秒计数器，译码显示器及整点报时电路构成。

３、工作原理①振荡电路：由石英振荡器产生的32768HZ高频脉冲信号作为数字钟的时间基准。

石英晶体振荡器的特点是振荡频率准确、电路结构简单，易调整。

用反相器和石英晶体构成振荡电路如下图。

利用两非门Ｇ１和Ｇ２自我反馈，使他们工作在现行状态，然后利用石英晶体ＪＵ来控制震荡频率，同时用电容Ｃ１来作为两个非门之间的耦合。

两个非门输入和输出之间并联的电阻Ｒ１和Ｒ２作为负反馈元件，由于反馈作用很小，可以近似认为非门的输出输入压降相等，电容Ｃ２是为了防止寄生振荡。

电路图如下：仿真图如下：②分频电路：分频器的功能主要有产生标准秒脉冲信号和提供功能扩展电路所需的信号。

（共经过１５级２分频集成电路）我们实验用的是CD4060、74LS74,其中CD4060是14级分频器，将石英晶振的高频变为二分频，74LS74是D触发器，可以用作二分频。

电子技术课程设计数字钟的设计一、设计任务与要求1.能直接显示“时〞、“分〞、“秒〞十进制数字的石英数字钟。

2.可以24小时制或12小时制。

3.具有校时功能。

可以对小时和分单独校时，对分校时的时候，停顿分向小时进位。

校时时钟源可以手动输入或借用电路中的时钟。

4.整点能自动报时，要求报时声响四低一高，最后一响为整点。

5.走时精度高于普通机械时钟〔误差不超过1s/d〕。

二、方案设计与认证1、课题分析数字时钟一般由6个局部组成，其中振荡器和分频器组成标准的秒信号发生器，由不同进制的计数器，译码器和显示器组成计时系统。

秒信号送入计数器进展计数，把累计的结果以“时〞、“分〞、“秒〞的十进制数字显示出来。

“时〞显示由二十四进制计数器、译码器和显示器构成，“分〞、“秒〞显示分别由六十进制计数器、译码器构成。

其原理框图如图1所示。

2、方案认证〔1〕振荡器振荡器是计时器的核心，主要用来产生时间标准信号，也叫时基信号。

数字钟的精度，主要取决于时间标准信号的频率及稳定度。

振荡器的频率越高，计时的精度就越高，但耗电量将增大。

一般采用石英晶体振荡器经过分频后得到这一信号，也可采用由555定时器构成的多谐振荡器作为时间标准信号。

〔2〕分频器振荡器产生的时基信号通常频率都很高，要使它变成能用来计时的“秒〞信号，需由分频器来完成。

分频器的级数和每级的分频次数要根据时基频率来定。

例如，目前石英电子钟多采用32768 Hz的标准信号，将此信号经过15级二分频即可得到周期为1s的“秒〞信号。

也可选用其他频率的时基信号，确定好分频次数后再选择适宜的集成电路。

〔3〕计数器数字钟的“秒〞、“分〞信号产生电路都由六十进制计数器构成，“时〞信号产生电路由二十四进制计数器构成。

“秒〞和“分〞计数器用两块十进制计数器来实现是很容易的，它们的个位为十进制，十位为六进制，这样，符合人们通常计数习惯。

“时〞计数也可以用两块十进制计数器实现，只是做成二十四进制。

课程设计任务书题目：数字电子钟设计初始条件：1.具备电子电路的基础知识和查阅资料和手册的能力2 •熟悉常用电子器件和常规实验仪器及电子设计常用软件3.已掌握电子电路实验的基本方法要求完成的主要任务：（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1.采用位数码管，显示范围0分00秒—— 23时59分59秒2.提出至少两种设计实现方案，并优选方案进行设计3.有能力的同学可在完成上述要求后提出增强功能的设计方案1）当电路发生走时误差时，要求电路具有校时功能2）电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点4•撰写符合学校要求的课程设计说明书时间安排：1.7月7日动员大会，下达课程设计任务书2.7月7日T1日查阅资料，选择设计方案，进行设计计算，完成预设计3.7月12日预设计方案经教师审查4.7月12日一17日设计电路的安装和调试并完成课程设计说明书5.7月17日一18日课程设计答辩指导教师签名：2008 年07月07日系主任（或责任教师）签名：2008 年07月07日目录摘要..................................................................... .31设计内容及要求 (4)2方案设计与选择 (4)2.1 设计原理 (4)2.2方案选择 (5)221方案一 (5)222方案二 (7)2.3方案一与方案二的比较........................................................... .73单元电路设计............................................................... •7 3.1秒脉冲产生电路 .................................................................... .. (7)3.2计数电路..................................................................................... . (9)3.3 译码显示电路 .................................................................... . (11)3.4校时电路..................................................................................... . (11)4 制作、调试........................................................ (12)4.1调试过程中发现的问题............................................................ (12)4.2调试电路的方法和技巧............................................................ . (12)4.3调试中的故障原因及排除方法135收获、体会和改进的方法 (13)5.1收获和体会 (14)5.2改进及展望 .................................................................... ............... ..14参考文献...................................................................... ..14附录1 (15)附录2 ................................................................................ .. 15附录3 (16)摘要由于现代社会模拟电子技术基础和数字电子技术基础的高速发展，因而由这技术制造出来的越来越先进，数字钟已经被人们普遍使用，虽然数字钟的外形和功能不尽相同，但是用于制造数字钟的原理基本上都是一样的。

数字闹钟设计报告目录1. 设计任务与要求 (2)2. 设计报告内容2.1实验名称 (2)2.2实验仪器及主要器件 (2)2.3实验基本原理 (3)2.4数字闹钟单元电路设计、参数计算和器件选择…………………………3-72.5数字闹钟电路图 (8)2.6数字闹钟的调试方法与过程 (8)2.7设计与调试过程的问题解决方案 (8)3.实验心得体会……………………………………………………………………9、101. 设计任务与要求数字闹钟的具体设计任务及要求如下:(1) 有“时”、“分”十进制显示, “秒”使用发光二极管闪烁表示。

(2) 以24小时为一个计时周期。

(3) 走时过程中能按预设的定时时间（精确到小时）启动闹钟, 以发光二极管闪烁表示, 启闹时间为3s～10s。

2. 设计报告内容2.1实验名称数字闹钟2.2实验仪器及主要器件（1）CD4511（ 4片）、数码管（4片）（2）74LS00（6片）（3）74LS138（2片）（4）74LS163（6片）（5）LM555（1片）（6）电阻、电容、导线等（若干）（7）面包板（2片）、示波器等2.3数字闹钟基本原理要想构成数字闹钟, 首先应选择一个标准时间源——即秒信号发生器。

可以采用LM555构成多谐振荡器, 通过改变电阻来实现频率的变化, 使之产生1HZ的信号。

计时的规律是: 60秒=1分, 60分=1小时, 24小时=1天, 就需要对计数器分别设计为60进制和24进制的, 并发出驱动信号。

各计数器输出信号经译码器到数字显示器, 按“时”、“分”顺序将数字显示出来, 秒信号可以通过数码管边角的点来显示。

数字闹钟要求有定时响闹的功能, 故需要提供设定闹时电路和对比起闹电路。

设时电路应共享译码器到数字显示器, 以便使用者设定时间, 并可减少电路的芯片数量；而对比起闹电路提供声源, 应具有人工止闹功能, 止闹后不再重新操作, 将不再发生起闹等功能。

数字电子钟的逻辑框图如图所示。

数字电子钟 课程设计一、课程目标知识目标：1. 学生能理解数字电子钟的基本原理，掌握其组成结构，包括时钟芯片、数字显示管等；2. 学生能掌握数字电子时钟的电路连接方式，了解各部分功能及相互关系；3. 学生能运用所学知识分析并解决数字电子钟在实际应用中出现的问题。

技能目标：1. 学生能运用所学知识设计简单的数字电子钟电路，具备实际操作能力；2. 学生能通过查阅资料、合作交流等方式，提高自主学习能力和团队协作能力；3. 学生能运用数字电子钟的设计原理，进行创新设计，提高创新能力。

情感态度价值观目标：1. 学生对电子技术产生兴趣，树立学习信心，培养勇于探索、积极进取的精神；2. 学生认识到数字电子钟在生活中的广泛应用，了解科技发展对人类生活的影响，增强社会责任感；3. 学生在设计和制作过程中，培养耐心、细致的工作态度，提高审美观念。

本课程针对初中年级学生，结合电子技术学科特点，注重理论与实践相结合。

在教学过程中，关注学生个体差异，充分调动学生的主观能动性，培养其创新思维和实际操作能力。

通过本课程的学习，使学生能够将所学知识应用于实际生活，提高综合素养。

二、教学内容1. 数字电子钟原理及组成- 时钟芯片工作原理- 数字显示管工作原理- 数字电子钟的组成结构及功能2. 数字电子钟电路设计- 电路连接方法- 各组成部分的选型与参数- 电路图的绘制与解读3. 数字电子钟编程与调试- 基本编程知识- 编程控制数字显示- 电路调试与故障排查4. 数字电子钟的创新设计- 创新设计理念与方法- 功能拓展与优化- 设计实例分析教学内容依据课程目标，结合教材相关章节，按照以下进度安排：第一课时：数字电子钟原理及组成第二课时：数字电子钟电路设计第三课时：数字电子钟编程与调试第四课时：数字电子钟的创新设计在教学过程中，注重理论与实践相结合，引导学生通过观察、实践、思考，掌握数字电子钟的设计与应用。

同时，鼓励学生进行创新设计，提高其解决问题的能力和创新思维。

电工电子技术课程设计报告——数字钟的设计与制作一、数字时钟简介及设计目的数字钟是一种用数字电路技术实现时、分、秒计时的装置，与传统的机械式时钟相比具有走时准确，显示直观且无机械装置等优点，除此之外它还具有更长的使用寿命，因此得到了广泛的应用。

数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

因此，我们此次设计与制作数字钟主要是为了了解数字钟的原理，进而学会制作数字钟.而且通过数字钟的制作进一步了解各种在制作过程中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.二、设计内容及要求（1）设计指标①由晶振电路产生1HZ标准秒信号；②分、秒为00~59六十进制计数器；③时为00~23二十四进制计数器；④周显示从1~7日为七进制计数器；⑤校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；⑥整点报时功能，当时间到达整点前鸣叫五次低音（500HZ），整点时再鸣叫一次高音（1000HZ）。

（2）设计要求①画出电路原理图（或仿真电路图）；②元器件及参数选择；③电路仿真与调试。

（3）制作要求自行装配和调试，并能发现问题和解决问题。

（4）编写设计报告写出设计与制作的全过程，附上有关资料和图纸，有心得体会。

三、原理框图数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。

由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。

通常使用石英晶体振荡器电路构成数字钟。

数字电子钟的总体图如图（1）所示。

由图（1）可见，数字电子钟由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发生器；校对电路；六十进制秒、分计数器、二十进制时计数器及七十进制日计数器；以及秒、分、时的译码显示部分等。

四．主要部分的实现方案1 秒脉冲电路由晶振32768Hz经CD4060分频为2Hz，再经过74LS74一次分频，即得1Hz 标准秒脉冲，提供给时钟计数脉冲。

扬州大教能源与能源工程教院之阳早格格创做本科死课程安排题目：数字时钟安排课程：数字电子技能前提博业：电气工程及其自动化班级：电气8888班教号： 111712345姓名：提莫队少指挥西席：年** 蒋**完毕日期： 2013年6月14日总目录第一部分：任务书籍第二部分：课程安排报告第三部分：安排图纸第一部分任务书籍《数字电子技能前提》课程安排任务书籍一、课程安排的脚段本课程是正在教完《数字电子技能前提》、《数字电子技能真验》之后，集结一周时间，举止的搀纯程度较下、概括性较强的安排课题的试验关节，通过该教教关节，央供达到以下脚段：1.使教死进一步掌握数字电子技能的表里知识，培植教死工程安排本领战概括分解问题、办理问题的本领；2.使教死基础掌时常使用电子电路的普遍安排要领，普及电子电路的安排战真验本领；3.认识并教会采用电子元器件，为以去进止死产战科研处事挨下一定的前提.二、课程安排的央供1.安排时要概括思量真用、经济并谦足本能指标央供；2.必须独力完毕安排课题；3.合理采用元器件；4.准时完毕安排任务并提接安排报告.三、课程安排进度安插1、规划安排；(半天)根据安排任务书籍给定的技能指挥战条件，举止考察钻研、查阅参照文件，举止反复比较战可止性论证，决定出规划电路，画出主要单元电路，数据通讲，输进、输出及要害统造旗号概貌的框图.2、电路安排：(一天)根据规划安排框图，并画出仔细的逻辑图3、拆置图安排：(半天)根据给定的元器件，分离逻辑图，安排出电路创造的简曲拆置图(即画出组件数量，管足号以及器件安插的本质位子).共时配以需要的笔墨证明.4、电路创造：(二天)对于选定的安排，按拆置图举止拆置，调试真验.5、归纳审定：(一天)考核样机是可周到达到现定的技能指标，是可少久稳当天处事，并写出安排归纳报.四、安排题目及真质1、题目：数字时钟电路2、真质：（1）具备“时”“分”的数字隐现时钟；（2）“秒”不当准字隐现，只使“时”战“分”之间“：”隔断闪明；（3）具备校分战校时功能；（4）具备整面报时功能（59分50秒启初间歇报时）.五、安排央供1、用中小型规模集成电路安排出所央供的电路；2、正在真验箱上拆置、调试出所安排的电路；3、部分课题央供用可编程逻辑器件（FPGA/CPLD）安排真止；4、正在EDA编程真验系统上完毕硬件系统的功能仿真；5、写出安排、调试、归纳报告.六、器件与器材导线、镊子、剪刀、挨火机等.七、使用仪器设备1.YDNDI型数字电子概括安排真验系统；2.拆有Multisim硬件的PC;3.里包板等.八、参照文件1、“数字电子技能前提”课本；2、有闭“电子技能课程安排指挥书籍”；3、“集成电路个性应用脚册”；4、EDA技能使用教程；5、其余.九、安排归纳报告主要真质1、任务及央供；2、规划个性；3、各组成部分及处事本理(应分离框图写)；4、单元电路安排与调试；5、总逻辑图；6、总拆置图；7、真验仿真截止；8、真验截止分解(画出需要的波形，举止丈量粗度战缺面分解)；9、调试中出现问题的办理；10、矫正意睹及支获体验等.第二部分课程设计报告目录1安排任务及央供62系统总体安排规划6总体安排规划6规划个性73统造电路安排7统造电路处事本理7参数估计8器件选型84 振荡电路安排8振荡电路处事本理8参数估计9器件选型95 计数电路安排9计数电路处事本理9参数估计10器件选型106 译码隐现电路安排11译码隐现电路处事本理11参数估计11器件选型117系统总体电路安排11系统总体电路117.2 电路证明128电路调试12振荡电路调试及真验截止分解138.2 计数电路调试及真验截止分解138.3 译码隐现电路调试及真验截止分解138.4 统造电路调试及真验截止分解138.5 系统联调及真验截止分解149矫正意睹及支获体验1510器件明细浑单16参照文件161安排任务及央供安排一个数字时钟电路，央供具备以下功能：1、具备“时”“分”的数字隐现时钟；2、“秒”不当准字隐现，只使“时”战“分”之间“：”隔断闪明；3、具备校分战校时功能；4、具备整面报时功能（59分50秒启初间歇报时）.2系统总体安排规划总体安排规划数字钟是一个T=1s的计时仪器.它由石英晶体振荡器、分频器、记数器、译码器、隐现器战校时电路组成.石英晶体振荡器爆收的旗号通太过频器爆收秒脉冲，将秒脉冲支进计数器计数，计数截止通过译码器举止译码战输出. 数字电子钟的总体框图如下图所示：规划个性经咱们小组的粗细分解战深进探讨，咱们创造该电路主要真止3个功能：一、整面报时功能：由于器件去由，有收光二极管代替蜂鸣器.二、12小时造计时功能：时、分由四个七段数码管隐现，秒由小数面隐现.三、校时校分功能：通过二个启闭分别真止3统造电路安排统造电路处事本理数字正在使用前需要先举止校时、校分，而后才搞让其仄常处事计时，如图3.是咱们小组安排的校分、校时电路的本理图：图3.校分、校时电路以校时电路为例，其处事本理为：通过单刀单掷启闭J1将校时脉冲动做时钟计数器的输进旗号，校时中断后拨动启闭，将去自矮一位（分钟计数器）的进位旗号动做输进旗号与时钟计数器的输进端贯串，使其仄常处事.校时脉冲，可用由多级分频器爆收的秒脉冲，也不妨用人为触收计数器.参数估计参数均为牢固器件参数，对于照资料拆置器件选型二块单刀单掷启闭、4片74LS160N4 振荡电路安排振荡电路处事本理晶体振荡器是形成数字式时钟的核心，它包管了时钟的走时准确及宁静.石英晶体振荡振荡器的个性是振荡频次准确、电路结构简朴、频次易安排.它还具备压电效力，正在晶体某一目标加一电场，则正在与此笔曲的目标爆收板滞振荡，有了板滞振荡，便会正在相映的笔曲里上爆收电场，进而使板滞振荡战电场互为果果，那种循环历程背去持绝到晶体的板滞强度节造时，才达到末尾宁静，那种压电谐振的频次即为晶体振荡器的固有频次.如图4.1.1，将晶体与对于称式谐振荡器中的耦合电容串联起去，便组成了所需要的石英晶体多谐振荡器.图4.常常，石英晶体多谐振荡器输出频次较下，为了得到1Hz的秒旗号输进，需要对于振荡器的输出旗号举止分频.振荡器输出4MHz旗号，先支到10分频计数器（74LS160），通过6次10分频而赢得4Hz的脉冲旗号，再通过2个D触收器（74LS74）举止4分频形成1Hz.如图4.石英晶体多谐振荡器爆收的脉冲旗号举止分频爆收秒脉冲的电路本理图.参数估计R1=R2=1KΩ；C1=0.01uF；C2=10pF；4MHz的石英晶振.器件选型2个1KΩ的电阻；1个的电容；1个10pF的电容；1片74LS04，6片74LS160，1片74LS74.5 计数电路安排计数电路处事本理秒脉冲旗号通过6级计数器，分别得到“秒”个位、“秒”十位、“分”个位、十位及“时”个位、十位的计时.“秒”、“分”计数为60进造，小时为24进造.1．计秒电路：如图5.1.1所示，最先将二片74LS160接成百进造计数器.而后将电路的59状态译码爆收置数端为0的旗号，共时加到二片74LS160上，正在下个计数脉冲（第60个输进脉冲）到达时，将0000共时置进二片74LS160中，进而得到六十进造计数器.进位旗号间接由与非门的输出端引出. 2．计分电路：如图5.1.2所示，最先将二片74LS160接成百进造计数器，而后将电路的60状态译码爆收置整旗号加到2片74LS160的“LOAD”战“CLR”上，进而得到六十进造计数器.进位旗号间接有与非门的输出端引出.如图5.1.3所示，最先将二片74160连成一个一百进造计数器.当计数器从齐0状态启初计数，计进11个脉冲时，经与非门译码爆收矮电仄旗号坐刻将二片74160共时置整，于是便得到了12进造计数器.参数估计参数均为牢固器件参数，对于照资料拆置器件选型6片74LS160；2片74LS20.6 译码隐现电路安排译码隐现电路处事本理计数器真止了对于时间的乏计以8421BCD码形式输出，为了将计数器输出的8421BCD码隐现出去，需用隐现译码电路将计数器的输出数码变换为数码隐现器件所需要的输出逻辑战一定的电流，普遍那种译码器常常称为7段译码隐现启动器.74LS48译码器对于应的隐现器是共阳（接天）隐现器.如图6.1.1所示即为译码隐现电路的电路本理图.参数估计下电压与5V器件选型4片74LS48，4片BS207.7系统总体电路安排系统总体电路7.2 电路证明所有数字钟由时间计数电路、晶体振荡电路、矫正电路组成.以矫正电路代替时间计数电路中的时、分、秒之间的进位，当校时电路处于仄常输进旗号时，时间计数电路仄常计时，然而当分矫正时，其不会爆收背时进位，而分与时的校位是分启的，而矫正电路也是一个独力的电路.由晶体振荡电路战分频电路爆收1Hz的秒脉冲，将秒脉冲旗号支人收光二极管战“秒”计数器电路.8电路调试要使电路具备整面报时功能，只需将“分”的到“59”时战“秒”到“50”时通过与非门相对接，而后对接到收光2级管便止了.8.2 计数电路调试及真验截止分解将秒脉冲分别动做分钟/时钟计数器的输进旗号，瞅测数码管的隐现.正在真物尝试时创造60进造的分钟计数器出现了隐现60的状态，查看电路创造安排时出现逻辑过失.不是将状态59而是60时的输出旗号通过非门、与非门爆收矮电仄，动做置数旗号让电路浑整.改接后创造问题办理，电路仄常处事.8.3 译码隐现电路调试及真验截止分解分离计数电路所有瞅察检测.起初创造分钟十位的隐现管的一个二极管末究不明，起初以为电路接线紧动或者启路，查看一遍后创造问题依旧存留.厥后队员圆国章提出去，大概是数码管的问题，变更数码管后创造隐现仄常.8.4 统造电路调试及真验截止分解拨动启闭J2对于分钟举止校时，校时中断后再次拨动J2，之后拨动启闭J3对于时钟举止校时，校时中断后共样再次动摇J3.正在真验箱上组拆电子钟，注意器件管足的对接一定要准确，“悬空端”、“浑整端”、“置1端”要粗确处理.当所有器件调试仄常以去，瞅察电子钟是可准确仄常处事.主要障碍局里分解战排除：（1）数码管能有隐现，然而不仄常：①计数不仄常：则先查看74LS48战74LS160集成电路块的16与8引足间是可等于电源电压，（表笔要接到它们的引足上，丈量截止 5V，缺面≤±0.1V）可则应查找本果.②错笔划，查看数码管的a、b、c、d、e、f、g对接是可有错.③缺笔划，查看数码管的a、b、c、d、e、f、g对接有不连通.数码管是可完佳.（2）数码管表示“齐灭”：①先把74LS160的MR置矮电仄，若能仄常隐现“0”，则按数码管隐现“0”继承调试查看74LS160战74LS48集成电路块的16与8引足之间是可等于电源电压，（表笔接到它们的引足上，丈量截止+5V, 缺面:±0.1V）②数码管大众阳极与电源天的回路是可启路或者所接的电阻阻值过大.数码管是可良佳？③74LS48的A、B、C、D输进端共时悬空.（3）输进脉冲时,数码管不是按“0 - 9”程序隐现：先把74LS160的16足（VCC）悬空，再把74LS160的QA、QB、QC、QD引足分别置矮电仄, 数码管应分别隐现三个相映的错码战“7”.（参照《数字电子技能前提》175页）如果某个引足不反映的(不克不迭隐现相映错码)，则是该引足与74LS48的相映的引足对接启路.（该障碍比较一致，该当思索战明白那是根据什么讲理）（4）数码管按“0 - 1”隐现：把74LS160的浑整端姑且接下电仄(完毕后裁撤)，如能仄常按“0 - 9”程序隐现即可.（5）确认中围电路不问题后，还需思量对于应的74LS160、74LS48是可益坏，办理的要领是：把猜疑益坏的集成电路与其余能仄常处事的共型号集成电路变更，做出推断.而后央供变更.9矫正意睹及支获体验通过那一周的课程安排真习，尔教到了许多正在课堂上教不到的物品.不然而对于课本上所教的表里知识有了更进一层的相识，而且减少了本质动脚支配本领.尔感觉本次课程安排与往常最大的分歧之处便是教死思索战试验的独力性更强，教授只提供一些指挥战修议.那次课程安排最主要最搀纯的处事便是对接电路，电路中集成块起到了非常大的效率，然而是管足的对接非常烦琐，一不留神便会连错.所以，那次真验需要格中的留神战耐性.只消有一根线接错了，截止便出不去.对接电路时，尔便创造电路不克不迭仄常处事，通过多次的排查，尔才创造是少接了线.尔念只消多查看几遍，该当不妨找出毛病.毕竟，正在共教的助闲下，以及自己的齐力下乐成的完毕了.虽然本次真验艰易沉沉，然而最后咱们仍旧完毕了任务.疑赖正在以后的课程安排中咱们一定能搞的更佳.10器件明细浑单2、工具导线、镊子、剪刀、挨火机等.参考文献[1] 阎石主编．数字电子技能前提（第四版）．北京：下教出版社， 2000第三部分设计图纸图纸目录附安排深度确定：系统总体圆框图：标注各单元模块，图中给出各单元模块的粗确对接、标出各旗号的流背.系统总电路图：标明各器件的型号、标注器件参数、标注集成块各引足的逻辑标记系统拆置接线图：以集成块为单位画出各引足之间的接线，标注各集成块的型号、证明引足编号.电01电02电03。

信息与电气工程学院课程设计说明书（200 9 /2010 学年第二学期）课程名称：电子技术课程设计题目：整点报时数字钟电路设计专业班级：电气0801学生姓名：王贝贝学号：080060104指导教师：崔春艳设计周数：2周设计成绩：2010年7月9日1课程设计目的及设计要求 (1)2系统的方案设计 (1)3 系统的详细设计..................................................................................................... 错误！未定义书签。

3.1脉冲产生和分频电路 (2)3.1.1脉冲产生和分频电路的设计 (2)3.1.2关键器件CD4060的介绍 (4)3.2计时电路 (8)3.2.1分，秒计时电路的设计 (8)3.2.2小时计时电路的设计 (8)3.2.3关键器件CD4510的介绍 (8)3.3显示译码电路 (11)3.3.1显示译码电路的设计 (11)3.3.2关键器件CD4511和数码管的介绍 (12)3.4校时电路 (12)3.4.1校时的电路的详细设计 (14)3.4.2关键器件RS触发器的详细介绍 (15)3.5整点报警电路 (16)4设计过程说明 (17)5 心得体会 (17)6 参考文献 (18)1课程设计目的及要求设计目的数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。

数字钟，从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

因此，设计与制作数字钟就是为了了解数字钟的原理，从而学会制作数字钟，而且可以通过数字钟的制作进一步了解在制作中用到的各种中小规模集成电路的作用及使用方法。

再者，由于数字钟包括组合逻辑电路和时序电路，通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法设计要求㈠设计指标(1)时间以24小时为一个周期；(2)显示时、分、秒；(3)有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；(4)保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。

大连理工大学项目报告题目：数字钟项目名称：数电实验设计学院（系）：电信专业：班级：学生姓名：学号：完成日期：7.201、设计要求具有如下功能的闹钟：1）．设计一个具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）计时器。

2）. 具有手动校时、校分的功能。

3）．定时与闹钟功能，能在设定的时间发出闹铃声。

4）．能进行整点报时。

要求发出仿中央人民广播电台的整点报时信号，即从59分50秒起，每隔2秒钟发出一次低音“嘟”的信号，连续5次，最后一次要求高音“嘀”的信号，此信号结束即达到整点。

2、设计分析及系统方案设计1). 时钟控制：将set置0，时钟小时位、分钟位、秒位全部归0；将set置1，时钟开始“走”。

2). 时钟设置：将sel置1，开始进行时间设置，按下键8，输出一个脉冲，时位进1，进行小时设置；按下键7，输出一个脉冲，分位进1，进行分钟设置。

将sel置0，设置结束，时钟开始运行。

3). 闹钟设置：将setc置1，开始进行闹钟设置。

将set1置1，进行闹钟小时位设置，按一下键6，输出一个脉冲，小时位叫进1；将set1置0，进行闹钟分钟位设置，按一下键6，输出一个脉冲，分钟位进1。

4). 闹钟铃声：当时钟时、分“走”到与上面设置的闹钟的时、分一致时，comout 输出1，一分钟后时钟分与闹钟分不一致，comout输出0。

5). 报时设置：当时钟分位走到59，秒位走到51时，发出第一声512Hz响声，秒位走到53时，发出第二声512Hz响声，55第三声，57第四声，走到59秒时，发出1024Hz响声。

闹铃实现：当comout输入为1时，发出1024Hz响声，当comout 输入为0时，响声停止。

系统框图：3、系统以及模块硬件电路设计试验箱设备采用FLEX10K/EPF10K10L84-8(摸5)说明：引脚图4、系统的VHDL设计1）、分、秒模块（摸60计数器）程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity munite_and_second isport(clk: in std_logic;reset: in std_logic;--置0设置qh: out std_logic_vector(3 downto 0);--“秒”或“分”高位ql: out std_logic_vector(3 downto 0);--“秒”或“分”低位co: out std_logic);--为下一个模块提供脉冲end munite_and_second;architecture a of munite_and_second issignal qqh,qql: std_logic_vector(3 downto 0);beginprocess(clk)beginif(reset='0') thenqqh<="0000";qql<="0000";elsif(clk'event and clk='1') thenif(qqh="0101" and qql="1001") thenqqh<="0000"; qql<="0000"; co<='1';elsif(qql="1001") thenqql<="0000"; qqh<=qqh+1; co<='0';elseqql<=qql+1; co<='0';end if;end if;end process;qh<=qqh;ql<=qql;end a;2）、小时模块（模24计数器）程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity hour isport(clk: in std_logic;reset: in std_logic;hh: out std_logic_vector(3 downto 0);hl: out std_logic_vector(3 downto 0));end hour;architecture a of hour issignal hhh,hhl: std_logic_vector(3 downto 0);beginprocess(clk)beginif(reset='0') then—置零设置hhh<="0000"; hhl<="0000";elsif(clk'event and clk='1') thenif(hhh="0010" and hhl="0011") thenhhh<="0000"; hhl<="0000";elsif(hhl="1001") thenhhl<="0000"; hhh<=hhh+1;elsehhl<=hhl+1;end if;end if;end process;hh<=hhh; hl<=hhl;end a;3）、调时模块程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity adjust isport(clka,d0,sel: in std_logic;y: out std_logic);end adjust;architecture a of adjust isbeginprocess(clka,d0,sel)beginif(sel='1') then—调时控制y<=clka;--手动调时elsey<=d0;--时钟自动运行end if;end process;end a;记时调时电路图：4）、闹钟设置模块程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clkset isport(hh,hl,mh,ml :in std_logic_vector(3 downto 0);setc,set1,f:in std_logic;bhg,bhd,bmg,bmd :buffer std_logic_vector(3 downto 0); comout :out std_logic);end clkset ;architecture behav of clkset isbegincom:process(hh,mh,hl,ml)beginif(bhg=hh and bhd=hl and bmg=mh and bmd=ml)thencomout<='1';--时钟和设置的闹钟比较，输出值elsecomout<='0';end if;end process;set:process(f)beginif(f'event and f='1')then—手动对闹铃进行设定if(setc='1' and set1='1')then—选择设定闹钟“时”if(bhg="0010" and bhd="0011")thenbhd<="0000";bhg<="0000";elsif(bhd="1001")thenbhd<="0000";bhg<=bhg+1;elsif(bhd<"1001")thenbhd<=bhd+1;end if;end if;end if;end process;process(f)beginif(f'event and f='1')then—手动设置闹钟if(setc='1' and set1='0')then—选择设置闹钟“分”if(bmg="0101" and bmd="1001")thenbmd<="0000";bmg<="0000";elsif(bmd="1001")thenbmd<="0000";bmg<=bmg+1;elsif(bmd<"1001")thenbmd<=bmd+1;end if;end if;end if;end process;end behav;电路：5）、显示模块程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity show isport(show1: in std_logic;hh,hl,mh,ml: in std_logic_vector(3 downto 0); high,low: out std_logic_vector(3 downto 0)); end ;architecture a of show isbeginprocess (show1)begincase show1 iswhen '1'=>high<=hh;low<=hl;--设置闹钟时选择显示“时”或“分”when others=>high<=mh;low<=ml;end case;end process;end a;电路：6）、报时模块程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity baoshi isport(mh,ml,sh,sl :in std_logic_vector(3 downto 0);f512hz,clk,comout :in std_logic;bell :out std_logic);end baoshi;architecture a of baoshi isbeginprocess(clk,mh,ml,sh,sl,f512hz)beginif(comout='1') then—闹铃控制bell<=clk;elsif(mh="0101"and ml="1001" )thenif(sh="0101") thenif(sl="1001") thenbell<=clk;--当59分59秒时，报时频率为clk频率elsif(sl="0001" or sl="0011" or sl="0101" or sl="0111")then--当59分51、53、55、57秒时，报时频率为f512频率bell<=f512hz;end if;elsebell<='0';end if;elsif(ml<"1001"or mh<"0101"or sh<"0101" )thenbell<='0';--当分钟小于59或者秒高位小于5时，不报时end if;end process;end a;电路：6）、分频模块程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fenpin isport(clk:in std_logic;f512:out std_logic);end fenpin;architecture a of fenpin issignal tmp1: std_logic;beginprocess(clk)beginif(clk'event and clk='1')thentmp1<=not tmp1;--在上升沿时，temp1翻转end if;end process;f512<=tmp1;end a;电路：总仿真结果：5、结论以及结果说明1）运行环境：芯片名称：FLEX10K/EPF10LC84-8调试软件：MAX+PLUS II 10.2参数选取：CLOCK0=1Hz,CLOCK5=1kHz2)运行结果：当reset置0时，时钟时，分，秒全部置0，当reset置1时，时钟开始运行。