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西安电子科技大学考试时间分钟试题题号一二三四五六七八九十总分分数1.考试形式：闭（开）卷；2.本试卷共四大题，满分100分。
班级学号姓名任课教师一、选择题（每题2分，共18分）1. 下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（ A ）(A) 开关级 (B)门电路级 (C) 体系结构级 (D) 寄存器传输级2.在verilog中，下列语句哪个不是分支语句？（ D ）(A) if-else (B) case (C) casez (D) repeat3．下列哪些Verilog的基本门级元件是多输出（ D ）(A) nand (B) nor (C) and (D) not4．Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（ B ）(A) supply (B) strong (C) pull (D) weak5.元件实例语句“notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl);”中截至延迟的典型值为（ B ）(A) 1 (B) 2 (C) 3 (D) 46．已知“a =1b’1; b=3b'001;”那么{a,b}＝（ C ）(A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'101第 2 页共 8 页7.根据调用子模块的不同抽象级别，模块的结构描述可以分为（ABC ）(A) 模块级 (B)门级 (C) 开关级 (D) 寄存器级8．在verilog语言中，a=4b'1011，那么 &a=（D ）(A) 4b'1011 (B) 4b'1111 (C) 1b'1 (D) 1b'09．在verilog语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。
(A) 8 (B) 16 (C) 32 (D) 64二、简答题（2题，共16分）1．Verilog HDL语言进行电路设计方法有哪几种（8分）1、自上而下的设计方法（Top-Down）2、自下而上的设计方法（Bottom-Up）3、综合设计的方法2．specparam语句和parameter语句在参数说明方面不同之处是什么（8分）。
一、填空题：1、 FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。
2、 CPLD的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定；FPGA的内部连线为分段式布线互连结构，各功能单元间的延时不定(不可预测)。
3、大规模可编程器件主要有CPLD和FPGA两类，其中CPLD通过可编程乘积项逻辑实现其逻辑功能。
基于SRAM的FPGA器件，每次上电后必须进行一次配置。
FPGA内部阵列的配置一般采用在电路可重构技术，编程数据保存在静态存储器(SRAM) ，掉电易失。
4、目前世界上有十几家生产CPLD/FPGA的公司，最大的两家是：Altera，Xilinx。
5、硬件描述语言(HDL)是EDA技术的重要组成部分，是电子系统硬件行为描述、结构描述、数据流描述的语言，它的种类很多，如VHDL、Verilog HDL、AHDL6、 WHEN_ELSE条件信号赋值语句和 IF_ELSE顺序语句的异同：* WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。
* IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中7、可编程逻辑器件设计输入有原理图输入、硬件描述语言输入和波形输入三种方式。
原理图输入方式是一种最直接的设计描述方式，波形设计输入适用于时序逻辑和有重复性的逻辑函数。
硬件描述语言的突出优点是：* 语言与工艺的无关性；语言的公开可利用性，便于实现大规模系统的设计；* 具有很强逻辑描述和仿真功能，而且输入效率高，在不同设计输入库之间的转换非常方便，用不着对底层的电路和PLD结构的熟悉。
8、用VHDL/Veilog HDL语言开发可编程逻辑电路的完整流程：文本编辑→功能仿真→逻辑综合→布局布线→时序仿真。
*所谓综合，就是根据设计功能和实现该设计的约束条件(如面积、速度、功耗和成本等)，将设计输入转换成满足要求的电路设计方案，该方案必须同时满足与其的功能和约束条件。
【第一章】1、FPGA芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？(1) 大容量、低电压、低功耗(2) 系统级高密度(3) FPGA和ASIC出现相互融合。
(4) 动态可重构2、EDA技术的优势是什么？缩短开发周期，有各类库的支持，简化逻辑设计，有利于设计文档的管理，能仿真测试，开发者有自主权，将所有开发环节纳入统一的自顶向下的设计中，有效的利用了计算机的自动设计能力。
3、EDA的设计流程包括哪几个环节？①设计输入（原理图/HDL文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能仿真⑤FPGA/CPLD编程下载⑥FPGA/CPLD器件电路硬件检测。
4、硬件描述语言的种类有哪些？VHDL 、Verilog HDL、SystemVerilog、System C 等5、自顶向下设计方法的优点是什么？过程大部分由计算机完成，可植性强，便于系统的优化和升级，以及对模型进行及时的修改，以改进系统或子系统的功能，更正设计错误，提高目标系统的工作速度，减小面积耗用，降低功耗和成本等。
在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。
高效，高稳定性，省时省力，成本较低。
6、ip核可分为哪几类？①软IP 、②固IP、③硬IP7、ip在EDA技术的应用和发展中的意义是什么？IP就是将某些功能固化，而当EDA设计也需要这些功能的时候，就可以直接将植入了此功能的IP拿过来直接用，而不用再重新设计。
这样既可以提高效率又可以减少设计风险。
IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
8、EDA的概念Electronic Design Automation，电子设计自动化。
简单一点EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言完成设计文件，然后由计算机自动地完成逻辑编译，化简，分割，综合，优化，布局，布线和仿真，直至对于特定目标芯片的适配编译，逻辑映射和编程下载等工作。
个。
16.（）在V erilog HDL中repeat语句可以连续执行一条语句n次，格式为：repeat（表达式）语句;，表达式通常为常量表达式。
17.（）函数可以没有输入变量，只能与主模块共用同一个仿真时间单位。
18.（）系统任务$stop任务的作用是把EDK工具置成暂停模式，这个任务不可以带参数表达式。
19.（）在V erilog HDL语句中，`include命令可以出现在源程序的任何地方，一个`include命令可以指定多个被包含的文件。
20.（）多路选择器简称多路器，它是一个单输入，多输出的组合逻辑电路，在数字系统中有着广泛的应用。
21.（）两段式状态机描述方法采用两个模块，采用同步时序描述状态转移，采用组合逻辑判断状态转移条件。
22.（）桶型移位寄存器的移位是通过对数据字的指定位左移或右移实现的。
23.（）定时验证利用器件的模型和电路互连关系来分析电路的时序，判断在实际设计中是否能达到硬件定时约束条件和输入输出定时特性的要求。
24.（）引脚到引脚延时是指输入引脚处的信号经过时序逻辑进行传输，出现在外部引脚上时所需的时间。
25.（）verilog和VHDL语言都是硬件描述语言，其中V erilog是IEEE标准。
26.（）使用Core Generator配置的乘加器是是不需要许可证的。
27.（）iMPACT可以支持并行电缆IV，平台电缆USB，但是不支持MultiPRO电缆。
28.（）PicoBlaze 算术逻辑单元中，执行所有的操作都是用任意一个寄存器提供的操作数完成。
29.（）只能用有条件的程序流控制指令控制程序的执行顺序。
30.（）picoblaze的指令存储深度是1K，指令宽度是8位。
31.（）PicoBlaze微控制器中有一个专门的空指令。
32.（）在PicoBlaze中，只要有JUMP指令出现，就需要2个clk周期去执行。
33.（）便签式存储器同样会受到复位信号的影响。
34.（）PicoBlaze 中输入和输出端口的定义范围在0-256。
习题集及参考答案一、填空题1.一般把EDA技术的发展分为（）个阶段。
2.FPGA/CPLD有如下设计步骤：①原理图/HDL文本输入、②适配、③功能仿真、④综合、⑤编程下载、⑥硬件测试，正确的设计顺序是①（）⑤⑥。
3.在EDA工具中，能完成在目标系统器件上布局布线的软件称为（）。
4.设计输入完成之后，应立即对文件进行（）。
5.基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。
6.将硬件描述语言转化为硬件电路的过程称为（）。
7.IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）IP。
8.SOC系统又称为（）系统。
SOPC系统又称为（）系统。
9.将硬核和固核作为（）IP核，而软核作为（）IP核。
10.IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）。
11.HDL综合器就是逻辑综合的过程，把可综合的VHDL/Verilog HDL转化成硬件电路时，包含了三个过程，分别是（）、（）、（）。
12.EDA软件工具大致可以由五个模块构成，分别是设计输入编辑器、（）、（）、（）和（）。
13.按仿真电路描述级别的不同，HDL仿真器分为（）仿真、（）仿真、（）仿真和门级仿真。
14.系统仿真分为（）、（）和（）。
15.（）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法规范，但不能保证设计功能满足期望。
16.（）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。
17.（）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。
18.目前Xilinx公司生产的FPGA主要采用了（）配置存储器结构。
19.描述测试信号的变化和测试工程的模块叫做（）。
20.现代电子系统设计领域中的EDA采用（）的设计方法。
21.有限状态机可分为（）状态机和（）状态机两类。
第4部分应用分析复习题数字电路一、单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）1 .给出真值表如下，试绘出相应的波形图（）A B C L0 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 1A.B.C.D.2 .题示逻辑图如下，根据逻辑图可得出逻辑表达式为。
（）A. L=B. L=C. L=D. L=3 .题示的波形图如下，判断其对应的真值表正确的是（）。
A.A B C1 1 10 1 01 0 00 0 1B.A B C1 1 10 1 00 0 11 0 0C.A B C1 1 10 0 11 0 00 0 1D.A B C1 1 10 1 01 0 01 1 14 .A、B、C的真值表如下，试画出A⊙B⊙C的波形图（）A B C0 0 00 0 10 1 00 1 1A.B.C.D.5 .A、B、C的真值表如下，试画出,,的波形图。
（）A B C1 0 01 0 11 1 01 1 1A．B．C．D．6 .根据题目给出的逻辑图，选择正确的逻辑表达式（）。
A. L=B. L=C. L=D. L=7 .题示逻辑图如下，根据逻辑图可得出逻辑表达式为（）A．B．C．D．8 .A、B的波形图如下，则其对应的A、B、A+B的真值表是。
（）A.A B A+B0 0 00 1 11 0 11 1 1B.A B A+B1 0 00 1 11 0 11 1 1C.A B A+B1 0 10 1 10 0 01 1 1D.A B A+B0 0 00 1 01 0 01 1 19 .已知A、B、C的波形图如下，试画出,,的真值表（）。
A., ,1 1 00 1 00 1 00 1 1B., , g”>1 1 00 1 00 1 00 0 1C., , >1 1 00 1 00 1 01 0 1D., ,1 1 00 1 00 1 10 1 1FPGA一、单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）1 .以下为某FPGA器件的综合分析报告的一部分Selected Device:3s500efg320-4Number of Slices: 4233 of 4656Number of CLBS: 955 of 1164刚其点用的系统资源为（）。
=====================第1章FPGA基础知识=================== FPGA设计工程师努力的方向SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。
随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA 设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。
芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也是一些公司花大力气设计仿真平台的原因。
另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低。
高速串行IO的应用，也丰富了FPGA 的应用范围，象xilinx的v2pro中的高速链路也逐渐被应用。
总之，学无止境，当掌握一定概念、方法之后，就要开始考虑FPGA其它方面的问题了。
简述FPGA等可编程逻辑器件设计流程系统设计电路构思，设计说明与设计划分，电路设计与输入（HDL代码、原理图），功能仿真与测试，逻辑综合，门级综合，逻辑验证与测试（综合后仿真），布局布线，时序仿真，板级验证与仿真，加载配置，在线调试。
常用开发工具（AlteraFPGA）HDL语言输入：TextEditor（HDL语言输入），还可以使用UltraEdit原理图输入：SchematicEditorIPCore输入：MegaWinzad综合工具：Synplify/SynplifyPro，QaustusII内嵌综合工具仿真工具：ModelSim实现与优化工具：QuartusII集成的实现工具有AssignmentEditor（约束编辑器）、LogicLock（逻辑锁定工具）、PowerFitFitter（布局布线器）、TimingAnalyzer（时序分析器，STA分析工具）、FloorplanEditor（布局规划器）、ChipEditor（底层编辑器）、DesignSpaceExplorer（设计空间管理器）、DesignAssistant（检查设计可靠性）等。
习题集及参考答案一、填空题 1. 一般把EDA技术的发展分为（）个阶段。
2. FPGA/CPLD有如下设计步骤：①原理图/HDL文本输入、②适配、③功能仿真、④综合、⑤编程下载、⑥硬件测试，正确的设计顺序是①（）⑤⑥。
3. 在EDA工具中，能完成在目标系统器件上布局布线的软件称为（）。
4. 设计输入完成之后，应立即对文件进行（）。
5. 基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。
6. 将硬件描述语言转化为硬件电路的过程称为（）。
7. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）IP。
8. SOC系统又称为（）系统。
SOPC系统又称为（）系统。
9. 将硬核和固核作为（）IP核，而软核作为（）IP核。
10. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）。
11. HDL综合器就是逻辑综合的过程，把可综合的VHDL/Verilog HDL转化成硬件电路时，包含了三个过程，分别是（）、（）、（）。
12. EDA软件工具大致可以由五个模块构成，分别是设计输入编辑器、（）、（）、（）和（）。
13. 按仿真电路描述级别的不同，HDL仿真器分为（）仿真、（）仿真、（）仿真和门级仿真。
14. 系统仿真分为（）、（）和（）。
15. （）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法规范，但不能保证设计功能满足期望。
16.（）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。
17. （）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。
18. 目前Xilinx公司生产的FPGA主要采用了（）配置存储器结构。
19. 描述测试信号的变化和测试工程的模块叫做（）。
20. 现代电子系统设计领域中的EDA采用（）的设计方法。
习题集及参考答案一、填空题1.一般把EDA技术的发展分为（）个阶段。
2.FPGA/CPLD有如下设计步骤：①原理图/HDL文本输入、②适配、③功能仿真、④综合、⑤编程下载、⑥硬件测试，正确的设计顺序是①（）⑤⑥。
3.在EDA工具中，能完成在目标系统器件上布局布线的软件称为（）。
4.设计输入完成之后，应立即对文件进行（）。
5.基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。
6.将硬件描述语言转化为硬件电路的过程称为（）。
7.IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）IP。
8.SOC系统又称为（）系统。
SOPC系统又称为（）系统。
9.将硬核和固核作为（）IP核，而软核作为（）IP核。
10.IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）。
11.HDL综合器就是逻辑综合的过程，把可综合的VHDL/Verilog HDL转化成硬件电路时，包含了三个过程，分别是（）、（）、（）。
12.EDA软件工具大致可以由五个模块构成，分别是设计输入编辑器、（）、（）、（）和（）。
13.按仿真电路描述级别的不同，HDL仿真器分为（）仿真、（）仿真、（）仿真和门级仿真。
14.系统仿真分为（）、（）和（）。
15.（）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法规范，但不能保证设计功能满足期望。
16.（）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。
17.（）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。
18.目前Xilinx公司生产的FPGA主要采用了（）配置存储器结构。
19.描述测试信号的变化和测试工程的模块叫做（）。
20.现代电子系统设计领域中的EDA采用（）的设计方法。
21.有限状态机可分为（）状态机和（）状态机两类。
北京航空航天大学2011 ～2012 学年第二学期 数字EDA 期末考试试卷（ 2012 年 5 月 23 日）班级：__________；学号：______________；姓名：__________________；成绩：___________注意事项：1、填空题与选择题直接在试题上作答2、设计题在答题纸上作答正题：一、填空题（共30分，每道题3分）1． 写出表达式以实现对应电路的逻辑功能。
F2． 根据图中输入输出关系将Verilog模块定义补充完整，其中信号A 为5比特宽度，其余信号为1比特宽度。
A 宽3． IEEE 标准的硬件描述语言是 verilog HDL 和 VHDL 。
4． 你所知道的可编程逻辑器件有（至少两种）： FPGA, CPLD, GAL, PAL （任写其二） 。
5． 假定某4比特位宽的变量a 的值为4’b1011，计算下列运算表达式的结果6． Verilog 语言规定了逻辑电路中信号的4种状态，分别是0，1，X 和Z 。
其中0表示低电平状态，1表示高电平状态，X 表示 不定态（或未知状态） ，Z 表示 高阻态 。
assign F= E ^ ( (A&B) | (!(C&D)))module tblock( A,B,C ) ; output [4:0] A;input B;inout C; …… //省略了功能描述endmodule //模块结束 &a = 1’b0 ~a = 4’b0100 {3{a}} = 12’b101110111011 {a[2:0],a[3]} = 4’b0111 (a<4’d3) || (a>=a) = 1’b1 !a = 1’b07． 下面两段代码中信号in ，q1，q2和q3的初值分别为0，1，2和3，那么经过1个时钟周期后，左侧程序中q3的值变成 0 ，右侧程序中q3的值变成 2 。
8． Verilog 语言规定的两种主要的数据类型分别是 wire(或net) 和 reg 。
《大规模数字集成电路设计》试卷A标准答案与评分细则 （卷面总分：80分） 一． 名词解释（2分×6题）（评分标准：给出正确英文的2分/题，仅给中文解释1分/题） 1． EDA：Electronic Design Automation 2． FPGA：Field Programmable Gate-Array 3． ASIC：Application Specific Integrated Circuit 4． SOC：System On a Chip 5． DSP：Digital Signal Processor/Processing 6． VHDL：VHSIC (Very High Speed Integrated Circuit) Hardware Description Language
二． 填空题（每空1分，共18分）（评分标准：填写正确 1分/空） 1． VHDL程序的5个组成部分分别为：实体（Entity）、构造体（Architecture）、配置 （Configuration）、包集合（Package）、库（Library）。 2． VHDL中操作符“&”的具体名称是：并置运算符，它的基本功能是：用于位的连接， 即低位宽组成高位宽数据。 3． VHDL描述行为的语句中有并行语句和顺序语句之分。只能当顺序语句使用的描述语句 有很多，试列举出其中三种：IF语句、CASE语句、FOR循环语句（或：WHILE循环语 句、无条件循环LOOP语句）。 4． Active-HDL软件工具编程设计录入方法最基本的三种：HDE（或：HDL编辑器、HDL Editor）、BDE（或：模块图编辑、Block Diagram Editor）、FSM（或：状态图编辑器、 State Diagram Editor）。 5． VHDL的并行信号赋值语句，除了常见的一般信号赋值语句（如：C<=A and B;）外，还 有两种形式，它们分别是：条件信号赋值语句（或：条件型）、选择信号赋值语句（或： 选择型）。 6． VHDL结构描述是实体构造的层次化、结构化的表现。试列举出其中两种描述结构的语 句COMPNENT语句（或：元件语句）、GENERATE语句（或：生成语句）。（也可填： GENERIC语句/参数说明语句、端口映射语句等）。 7． 常用的EDA逻辑综合工具有很多，请至少举出一种能综合VHDL语言的综合工具名称： FPGA Express（或：Synpolify、Synplify Pro、FPGA ComplierII等）。
三． 简答题（2分×4题）（评分标准：得分点分细目标在答案正文内。） 1． 简述Top-Down设计方法及其基本步骤。 【参考答案】： 所谓Top-Down的设计过程是指从系统硬件的高层次抽象描述向最底层物理描述的一 系列转换过程1分。具体讲这一过程由功能级、行为级描述开始；寄存器传输（RTL）级描 述为第一个中间结果；再将RTL级描述由逻辑综合得到网表（Net-list）或电路图；由网表 即可自动生成现场可编程门阵列（FPGA）/复杂可编程逻辑器件（CPLD）或专用集成电路 （ASIC），从而得到电路与系统的物理实现1分。
2． 什么是IP？IP主要有哪几种？各有什么特点？ 【参考答案】： IP即Intellectual Property的缩写，直译为：知识产权。IP是用于ASIC、ASSP、PLD 等当中，并且是。IP核是具有知识产权（Intellectual Property）的集成电路芯核（预先设计 好的电路功能模块）的简称，其作用是把一组拥有知识产权的电路设计集合在一起，构成芯 片的基本单位，以供设计时“搭积木”之用。1分
IP分为软核、固核和硬核。0.5分 软IP用计算机高级语言的形式描述功能块的行为，但是并不涉及用什么电路和电路元 件实现这些行为。软IP的设计周期短，设计投入少，由于不涉及物理实现，为后续设计留 有很大的发挥空间，增大了IP的灵活性和适应性。
固IP是完成了综合的功能块，有较大的设计深度，以网表的形式提交客户使用。 硬IP提供设计的最终阶段产品：掩膜。随着设计深度的提高，后续工序所需要做的事 情就越少，当然，灵活性也就越少。0.5分
3． 请从申明格式、赋值符号、赋值生效时间、作用范围等方面对信号和变量进行比较分析。 【参考答案】： ① 申明时关键字不一样，变量为：VARIABLE；信号为：SIGNAL。但申明时赋初值 均用“：＝”符号。0.5分
②赋值符号不同：信号赋值用“﹤＝”；变量赋值用“：＝”。0.5分 ③赋值生效时间：信号赋值△延时后生效；变量赋值立即生效。0.5分 ④声明引用范围：信号在构造体内（进程外）申明，整个构造体内有效；变量主要在进 程内申明，只在进程内有效。0.5分 4． 顺序语句和并行语句有什么区别？VHDL编程中需要注意些什么？ 【参考答案】： 并行语句主要有一般信号赋值语句、条件信号赋值语句、选择信号赋值语句；
顺序语句主要有顺序控制语句（如：if语句、case语句、循环语句等）和wait语句。 并行语句存在于进程外，并发执行，与语句所处的位值无关；顺序语句存在于进程内， 语句按顺序执行，与语句所处的位值有关。1分
VHDL编程中，顺序控制语句（如：if语句、case语句、循环语句等）必须存在于进程 内。1分
四． 判断改错题（1分×6题）（评分标准：给出正确答案1分/题；答案基本正确0.5分/题。） 1． 已知A和B均为STD_LOGIC类型的信号，请判断下面的程序片断： ARCHITECTURE test OF test IS
BEGIN IF (A = '1') THEN B <= '0' ； ELSE B <= '1' ； END IF ； END test ；
【参考答案】： IF语句应该存在于进程PROCESS内。
2． 请判断下面给出的信号申明语句： SIGNAL A, B ：STD_LOGIC <= '0' ；
【参考答案】： 信号申明时赋初值的“<=”符号应改用“:=”符号。
3． 已知start为STD_LOGIC类型的信号，请判断下面的程序片断： PROCESS (start)
BEGIN VARIABLE sum : INTEGER := 0 ； FOR i IN 1 TO 9 LOOP sum := sum + i ； END LOOP ； END PROCESS ；
【参考答案】： 变量VARIABLE的申明语句应该放在BEGIN语句之前。 4． 已知Q均为STD_LOGIC类型的信号，请判断下面的语句： Q <= 'z' ；
【参考答案】： 高阻态符号应该由小写的‘z’改为大写的‘Z’。
5． 已知A和B均为STD_LOGIC类型的输入端口，请判断下面的程序片断： ARCHITECTURE test OF test IS
BEGIN A <= B ； END test ；
【参考答案】： A是输入端口，不能被赋值。
6． 已知sel是STD_LOGIC_VECTOR(1 DOWNTO 0)类型信号，而a、b、c、d、q均为 STD_LOGIC类型信号，请判断下面给出的CASE语句： CASE sel IS
WHEN “00” => q <= a ； WHEN “01” => q <= b ； WHEN “10” => q <= c ； WHEN “11” => q <= d ； END CASE ； 【参考答案】： CASE语句缺“WHEN OTHERS”语句。
五． 编程题（共计36分）（评分标准：得分点分细目标在答案正文。） 1． （本题6分）请用VHDL设计一个三输入与非门。
【参考答案】： LIBRARY IEEE ； USE IEEE.STD_LOGIC_1164.ALL ； --1分 ENTITY test1 IS --2分 PORT(A, B, C : IN STD_LOGIC ； Q : OUT STD_LOGIC ) ； END test1 ； ARCHITECTURE test1 OF test1 IS --1分 BEGIN Q <= not（A and B and C）； --2分 END test1 ；
2． （本题8分）请用VHDL设计一个对时钟上升沿敏感的带同步复位的十进制加一计数器 。
【参考答案】： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; --1分 ENTITY test2 IS --1分 PORT(clk,clr : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(3 downto 0)); END test2;
ARCHITECTURE test2 OF test2 IS --1分 SIGNAL count_4 : STD_LOGIC_VECTOR(3 downto 0); BEGIN Q<=count_4; PROCESS(clk) --1分 BEGIN IF (clk' EVENT AND clk='1') THEN --1分 IF(clr='1') THEN --1分 count_4<="0000"; ELSIF(count_4="1001")THEN --1分 count_4<="0000"; ELSE count_4<=count_4 + 1; --1分 END IF; END IF; END PROCESS; END test2;
