基于FPGA的Verilog HDL数字钟设计 -

基于FPGA的数字钟设计摘要:本设计为一个多功能的数字钟，具有时、分、秒计数显示功能，以12小时循环计数。

本设计采用EDA技术，以硬件描述语言VerilogHDL为系统逻辑描述手段设计文件，在QUARTUS II工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。

系统主芯片采用EP1K100QC208-3，由时钟模块、控制模块、计时模块、数据译码模块、显示以及报时模块组成。

经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，由按键输入进行数字钟的清零功能。

关键词：数字钟；硬件描述语言；VerilogHDL；FPGA；引言：现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。

支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。

前者以微细加工技术为代表，而后者的代表就是电子设计自动化（electronic design automatic,EDA）技术。

本设计采用的VerilogHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强，因此在实际应用中越来越广泛。

ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器。

而FPGA是特殊的ASIC芯片，与其他的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。

在控制系统中，键盘是常用的人机交换接口，当所设置的功能键或数字键按下的时候，系统应该完成该键所设置的功能。

因此，键信息输入是与软件结构密切相关的过程。

根据键盘的结构不同，采用不同的编码方法。

但无论有无编码以及采用什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。

闹钟的FPGA实现一．设计目的及总述：本次实验选择用FPGA实现一个闹钟。

它的功能有：1.时钟2.可以用按键快慢调整时钟时间3.可以设定闹钟并在时间到达设定闹钟时间时响起卡农音乐一分钟4.整点报时，响一声来报时系统一共有五个按键，分别命名为switch_mode,switch_enter，switch_pick,switch_down，switch_up。

时钟，调时，设定闹钟通过LCD1602进行显示，整点报时声和闹钟声通过蜂鸣器发出。

其中：本次实验的闹钟用Verilog语言进行设计，由于实验在Xilinx开发板上LCD1602显示模块几经调试显示都有问题，而实验的截止日期又极其接近了故最后选择在我购买的Altera 开发板上进行实现。

由于Altera公司FPGA使用Quartus II软件进行编译下载，所以把原来在ISE软件上以schematic方式实现的顶层原理图对应自动生成的verilog代码更改后添加进Quartus工程中使用。

所需要的修改仅为将顶层原理图中的OR2例化语句改为or（输出，输入1，输入2），并把系统时钟设为50MHZ，其他各模块代码不需进行更改。

二．仿真过程在几经更改之下，更由于在两种系统下的调试，使得仿真变得难以进行，此次试验针对各模块（不包括分频模块：fre_divider）的仿真结果难以找到了而且ISE9.1i十分难用，经常报各种错，因此在这里只选择其中比较重要的控制模块（controller）和时钟模块（timer）,调时（快慢）模块（time_adjust）的仿真结果以说明本实验的仿真过程。

Controller:Timer:Time_adjust:三．系统总图即各模块Verilog代码和说明（参考对代码的详细注释）：1.各模块之间连线图和对应的Verilog代码：Clock.v:module clock(clk_50m, //在本次实验所用的Altera开发版上，系统时钟为50MHZ rst, //复位键switch_down, //向下调整，设定switch_enter, //确认完成调整，设定switch_mode, //选择系统出于何种模式：时钟，调时，设定闹钟switch_pick, //选择调整，设定的对象：时，分，秒// switch_up, //向上调整，设定beep, //蜂鸣器lcd_d, //lcd1602 d7-d0管脚lcd_e, //lcd1602 en管脚lcd_rs, //lcd1602 rs管脚lcd_rw); //lcd1602 rw管脚input clk_50m;input rst;input switch_down;input switch_enter;input switch_mode;input switch_pick;//input switch_up;output beep;output [7:0] lcd_d;output lcd_e;output lcd_rs;output lcd_rw;//以下声明的线型量用于连接系统各模块 wire [7:0] XLXN_4;wire [7:0] XLXN_5;wire [7:0] XLXN_6;wire [7:0] XLXN_7;wire [7:0] XLXN_8;wire [7:0] XLXN_9;wire [7:0] XLXN_10;wire [7:0] XLXN_11;wire [2:0] XLXN_14;wire XLXN_15;wire XLXN_16;wire XLXN_17;wire XLXN_19;wire [5:0] XLXN_20;wire [5:0] XLXN_21;wire [5:0] XLXN_22;wire XLXN_24;wire [5:0] XLXN_33;wire [5:0] XLXN_34;wire XLXN_36;wire [5:0] XLXN_37;wire [5:0] XLXN_39;wire [5:0] XLXN_40;wire XLXN_50;wire XLXN_51;reg clk_25m;wire switch_up;assign switch_up=1;//由于系统本身是设计在实验室的板子上（25MHZ）上，所以现在把50MHZ系统时钟//二分频得到25MHZ时钟，这样就不用更改各子模块always@(posedge clk_50m)beginif(!rst)clk_25m<=0;elseclk_25m<=~clk_25m;end//控制模块，控制系统出于三种状态之一：时钟，调时，设定闹钟。

摘要近年来，科学技术发展飞速，人们的生活质量也不断提高。

传统的时钟已经无法满足现代人的生活要求。

多功能数字钟无论在形态还是在性能上都改变了原有的风格。

本次设计基于原始的数字钟，在此基础上增加了诸项功能。

不仅具备时，分，秒计数功能，另外增加了校时功能，整点报时功能，闹钟功能以及数字跑表功能。

设计中采用了EDA技术，使用硬件描述语言Verilog HDL对各大功能模块的逻辑功能进行代码编写。

于QuartusII软件环境下，采用层次化设计与模块化设计的方法，由各个功能模块连接建立顶层图，构成基于FPGA的多功能数字钟。

设计实验板的主芯片为EP3C25Q240C8，多功能数字钟由分频器模块，时钟计数模块，校时控制模块，闹钟模块，整点报时与音乐演奏模块，数据选择模块，译码显示模块，按键去抖动模块和数字跑表模块构成。

经过程序编译和模块仿真，在实验板上下载验证，该系统可以完成时，分，秒的正常显示，通过按键切换功能模式，进入闹钟时间设定，校时，数字跑表模式。

可以手动调整时间，设定闹钟及数字跑表计时。

关键词：FPGA；Verilog HDL；数字钟；THE DIGITAL CLOCK WITH STOPWATCH FUCTIONABSTRACTIn recent years, the rapid development of science technology, quality of life is also rising. Traditional clock has been unable to meet the requirements of modern life. Both in the form of multi-function digital clock or in the performance has changed the original style.The design is based on the original digital clock, on the basis of it increased various functions. Not only have the time, minutes, seconds count function, also add the function of adjusting time, the whole point timekeeping function, alarm function and digital stopwatch functions. EDA technology used in the design, using Verilog HDL hardware description language for logic functions in major functional modules of code to write. Under Quartus II software environment, using hierarchical design methods and modular design, the top chart established by the various functional modules connecting each other, constitute FPGA-based multifunctional digital clock.The main system chip of design experiment board is EP3C25Q240C8, multifunctional digital clock is composed of the divider module, the clock counting module, the adjust time control module, the alarm module, the whole point timekeeping and music module, the data selection module, the decoding module, the key to jitter module and digital stopwatch module. After the program compiled and module simulation, download on the breadboard validation, The system can complete hours, minutes, seconds display properly, through the key switch function mode, enter the alarm time setting, adjustment time, digital stopwatch mode. You can adjust the time manually, set the alarm and digital stopwatch timer.Keywords：FPGA；Verilog HDL；Digital clock；目录摘要 (i)ABSTRACT ............................................................... i i 第一章绪论 . (1)1.1 基于FPGA数字钟的背景和意义 (1)1.2 课题的研究方法和相关技术的发展 (1)1.3 本文的研究目的和主要研究内容 (2)第二章 FPGA简介 (3)2.1 FPGA的原理与基本结构 (3)2.2 FPGA设计流程 (3)第三章 Quartus II 简介 (4)第四章数字钟总体设计方案 (5)4.1数字钟的基本构成 (5)4.2数字钟的工作原理 (5)第五章数字钟的具体设计流程 (6)5.1 本设计的顶层图 (6)5.2 分频模块 (6)5.3 按键去抖动模块 (7)5.4 时钟模块 (8)5.4.1 模式切换功能 (9)5.4.2 时钟计数功能 (9)5.4.3 校时控制功能 (10)5.4.4 闹钟设定功能 (10)5.4.5 数字跑表功能 (11)5.5 数据选择模块 (11)5.6 译码显示模块 (13)5.7 闹钟音乐模块 (14)5.8 整点报时与音乐演奏模块 (15)结束语 (17)致谢 (18)参考文献 (19)附录A FPGA器件EP3C25_V5电路板 (21)附录B 本设计使用的EP3C25_V5管脚配置文件 (22)程序源代码 (23)第一章绪论1.1 基于FPGA数字钟的背景和意义现今的电子产品要求功能要多样，体积越小越好，且功耗应达到最低[1]。

《EDA技术与Verilog HDL》课程实验报告实验项目名称：基于Verilog HDL语言的数字钟（DE2）设计一、实验项目名称基于Verilog HDL语言的数字钟（DE2）开发板设计。

二、实验目的和要求（1）实验目的1.掌握Verilog HDL语言的基本运用；2.熟悉QuartusⅡ的简单操作；3.掌握一个基本EDA工程设计流程；4.掌握数字钟（DE2开发板）的设计基本原理。

（2）实验要求1.具有普通时钟的计时、调时功能。

2.能够下载到DE2开发板进行运行三、实验内容和原理数字钟共使用一类主要模块来实现其功能。

其总体结构如下图所示。

（1）时分秒计数器。

时计时器是一个24进制计数器，分秒则均为60进制计数器。

当秒计时器接受一个计时脉冲时，秒计数器从一计到六十，秒显像管依次显示00、01、02、03……，每当秒计时到00，就会有一个输出脉冲至分计时器，分计时器在原有基础上加一，显示器同样依次显示，每当分计时器计到00，相应的有一个脉冲使得时计数器在原有基础上加一，显示器一次显示00、01、……当计时器计数到23时59分59秒时，时分秒计数器自动归零。

（2）数码显像管译码模块。

该模块的功能就是将四位的8421码翻译成8位输出，用于显示各个数字，分为两组，高电平点亮，不同的数字对应不同的8位码。

因此程序设计需要考虑时分秒的每个数所对应的8位码。

例如：if(sec1[3:0]==4'b0000)//sec1 0-9beginHEX0[6:0]<=7'b1000000;endif(sec1[3:0]==4'b0001)beginHEX0[6:0]<=7'b1111001;endif(sec1[3:0]==4'b0010)beginHEX0[6:0]<=7'b0100100;（3）分频器模块开发板可用时钟为50MHZ，不可以用来做时钟输入，用作时钟信号前必须分频，该分频是用计数取反来分该总体模块实现功能：key2表示状态，key1表示转换改变分或时，key0表示在相应的状态下调整分或时。

基于FPGA的数字钟设计摘要:现实生活中经常会出现需要用时间测定参数数值的情况，服务日常生活和生产。

基于FPGA设计数字电路产品已经成为当前的重要设计方法。

本文设计选用了Quartus软件环境，运用描述逻辑Verilog HDL，由上至下的模式，基于FPGA完成了数字时钟的设计方案。

本次设计成果采用按键对闹钟的起止点进行控制，能够显示时，分，秒等并且能够实现整点报时。

其中的FPGA技术就是本次试验的亮点之一，其设计易于学习，各个模块分工清晰，在模拟软件上很容易运行，还能够适配于许多种环境，因此总体的系统性能指标还是相当有保证的。

关键词:数字钟；FPGA；Verilog HDL；Quartus1.1 课题研究背景在现代社会，数据集成电路已广泛运用于日常日常生活的各行各业。

数据集成电路也在不停拆换。

从起初的整流管、电子管、大中小型集成电路发展趋势为具备特大型集成电路和独特作用的各类专用型集成电路。

可是，因为微电子技术科技进步的迅猛发展，集成电路设计方案和生产制造工作中再也不会由半导体生产商独立担负。

系统软件室内设计师更喜欢立即设计方案专用型集成电路(ASIC)处理芯片，并马上资金投入具体运用，因而发生了当场可编程逻辑机器设备(FPLD)，在其中应用最普遍的是当场可编门阵列(FPGA)。

数字钟是一种选用数字电路设计技术性完成时、分、秒计时的装置，在完成数据与此同时表明时、分、秒的准确时间和精确校正时，体积小、重量轻、抗干扰能力强、对自然环境需要高、高精密、易于开发设计等与在办公系统系统软件等众多行业运用非常普遍的传统式表壳式机械手表对比，数字表更精确、形象化，因为沒有机械设备装置，使用期限长。

1.2 国内外研究现状近些年来已经有许多技术人员针对电子器件以及时钟等技术进行了研究，但真正意义上的数字钟表起源于50年代或60年代。

伴随着在我国数字钟表电源电路销售市场的迅速发展趋势，尤其是十二五阶段经济发展方法这一领土主权主旋律早已明确，与之有关的关键生产制造技术运用和产品研发将变成领域公司关心的焦点。

多功能数字钟NJUST多功能数字钟设计基于VerilogHDL语言学院：电子工程与光电技术学院学号：************姓名：指导教师：2014年11月21日星期五摘要：基于FPGA平台，运用Verilog语言编写设计一多功能数字钟，包括基本的时钟，校时校分，整点报时功能。

扩展闹钟，秒表，万年历，键盘输入功能。

Abstract：FPGA-based platform, using Verilog language to design amulti-functional digital clock, including basic function of clock, school hours, school minutes,the whole point timekeeping. And extended function of alarm clock, stopwatch, calendar, keyboard input.关键词：多功能数字钟，可编程逻辑器件，EDA设计，VerilogKeywords：multi-functional digital clock, FPGA, EDA disign, Verilog目录1 设计要求 (2)2 设计方案选择及思路分析 (2)3 各子模块设计原理和分析 (3)3.1 分频模块 (3)3.2 时分秒模块 (5)3.3 时分调整模块 (6)3.4 报时模块 (7)3.5 扫描显示模块 (8)3.6 秒表模块 (9)3.7 闹钟模块 (10)3.8 万年历模块 (12)3.9 键盘扫描模块 (13)4 调试仿真 (15)5 编程下载 (16)6 结论 (17)7 参考文献 (17)8 实验感想 (17)9 源代码 (18)11 设计要求基于FPGA可编程逻辑器件，用quatusII软件设计一个多功能数字钟，其基本要求如下：1.有基础的计时显示功能，即时、分、秒显示在6个七段管上2.K0,K1,K2,K3分别为系统使能（暂停），时钟清零，校时，校分开关。

电子钟（FPGA设计verilog代码）//*****************************************//电子钟：24小时制时分秒////作者：yotain////clk 50M时钟 CP 1Hz输出可接LED指示灯//nCR 清零（必须接低电平异步清零）//Adj_Min （分校正低电平计时必须接）//Adj_Hour （时校正低电平计时必须接）//dataout （数码管输出）//en （数码管使能端）//(Hour Minute Second 可以不接也可以单独接数码管一位的) //修改bcd_decoder 即可修改显示////*****************************************//************ timeclock top block*************module top_clock ( Hour, Minute, Second, CP, nCR, EN, Adj_Min, Adj_Hour,clk,dataout,en) ;input clk, nCR, EN, Adj_Min, Adj_Hour;output CP;output [7:0] Hour, Minute, Second,dataout;output [3:0] en;wire [7:0] Hour, Minute, Second, dataout;supply1 Vdd;wire MinL_EN, MinH_EN, Hour_EN;//**************Hour, Minute, Second counter************counter10 U1 ( Second[3:0], nCR, EN, CP);counter6 U2 ( Second[7:4], nCR, ( Second[3:0]==4'h9), CP);assign MinL_EN = Adj_Min? Vdd : (Second==8'h59);assign MinH_EN = ( Adj_Min &&( Minute [3:0] ==4'h59))|| ( Minute[3:0]==4'h9)&& (Second == 8'h59);counter10 U3 ( Minute[3:0], nCR, MinL_EN,CP);counter6 U4 ( Minute[7:4], nCR, MinH_EN,CP);assign Hour_EN = Adj_Hour ? Vdd: ((Minute == 8'h59)&&(Second == 8'h59));counter24 U5 ( Hour[7:4], Hour[3:0], nCR, Hour_EN,CP);bcd_decoder U6 (clk,nCR,Hour[7:4],Hour[3:0],Minute[7:4],Minute[3:0],dataout,en);PULSE U7(clk,CP);endmodule//**************counter10 ( BCD 0~9 )*************module counter10 ( Q, nCR, EN, CP);input CP, nCR, EN;output [3 : 0] Q;reg [3 : 0] Q;always @ (posedge CP or negedge nCR)beginif( !nCR ) Q<=4'b0000;else if ( !EN ) Q<=Q;else if ( Q ==4'b1001) Q <= 4'b0000;else Q <= Q+1'b1;endendmodule//**************counter6 ( BCD 0~5 )************ module counter6 ( Q, nCR, EN, CP);input CP, nCR, EN;output [3:0] Q;reg [3:0] Q;always @ (posedge CP or negedge nCR ) beginif(!nCR) Q<= 4'b0000;else if (!EN) Q<=Q;else if (Q == 4'b0101) Q<=4'b0000;else Q <= Q + 1'b1;endendmodule//***************counter24 ( 0~23 )************** module counter24 ( CntH, CntL, nCR, EN, CP); input CP, nCR, EN;output[3:0] CntH,CntL;reg [3:0] CntH,CntL;reg CO;always @ (posedge CP or negedge nCR)if(!nCR) {CntH,CntL} <=8'h00;else if(!EN) {CntH,CntL} <= {CntH,CntL};else if ( (CntH>2)||(CntL>9) || ( (CntH==2)&&(CntL>=3) ) ) {CntH,CntL} <=8'h00;else if((CntH==2)&&(CntL<3))beginCntH<=CntH;CntL<=CntL+1'b1;endelse if (CntL==9)beginCntH=CntH+1'b1;CntL=4'b0000;endelse beginCntH<=CntH;CntL<=CntL+1'b1;endendendmodule//*************cnt_1Hz*****************module PULSE ( clk, clk_1Hz);input clk;output clk_1Hz;reg [24:0] cnt_1Hz;reg R_clk=0;assign clk_1Hz=R_clk;always @ (posedge clk)if (cnt_1Hz==50000000) cnt_1Hz<=0;else cnt_1Hz<=cnt_1Hz+1;endalways @ (posedge clk)beginif(cnt_1Hz<=25000000) R_clk<=1;else R_clk<=0;endendmodule//*************bcd_decoder*************module bcd_decoder (clk,nCR,A,B,C,D,dataout,en);input clk; //system clockinput nCR; //system reset,low is activeinput [3:0] A,B,C,D;output[7:0] dataout;output[3:0] en; //enable high is activereg[7:0] dataout;reg[4:0] en;reg[15:0] cnt_scan;reg[3:0] dataout_buf;always@(posedge clk or negedge nCR)beginif(!nCR) begincnt_scan<=0;endelse begincnt_scan<=cnt_scan+1; endendalways@(cnt_scan) begincase(cnt_scan[15:14]) 2'b00:en=4'b0001;2'b01:en=4'b0010;2'b10:en=4'b0100;2'b11:en=4'b1000; default:en=4'b1111; endcaseendalways@(en)begincase(en)4'b0001:dataout_buf=A;4'b0010:dataout_buf=B;4'b0100:dataout_buf=C;dataout_buf=D; default:dataout_buf=4'b0000; endcaseendalways@(dataout_buf) begincase(dataout_buf)4'b0000:dataout=8'b1111_1100; 4'b0001:dataout=8'b0110_0000; 4'b0010:dataout=8'b1101_1010; 4'b0011:dataout=8'b1111_0010; 4'b0100:dataout=8'b0110_0110; 4'b0101:dataout=8'b1011_0110; 4'b0110:dataout=8'b1011_1110; 4'b0111:dataout=8'b1110_0000; 4'b1000:dataout=8'b1111_1110; 4'b1001:dataout=8'b1110_0110;dataout=8'b1110_1110; 4'b1011:dataout=8'b0011_1110; 4'b1100:dataout=8'b1001_1100; 4'b1101:dataout=8'b0111_1010; 4'b1110:dataout=8'b1001_1110; 4'b1111:dataout=8'b1000_1110; default :dataout=8'b0000_0010; endcaseendendmodule//End of RTL code。

课程设计（报告）任务书（理工科类）Ⅰ、课程设计（报告）题目：实时时钟电路的设计Ⅱ、课程设计（论文）工作内容一、课程设计目标《硬件描述语言》是一门技术性、应用性很强的学科，实验课教学是它的一个极为重要的环节。

不论理论学习还是实际应用，都离不开实验课教学。

如果不在切实认真地抓好学生的实践技能的锻炼上下功夫，单凭课堂理论课学习，势必出现理论与实践脱节、学习与应用脱节的局面。

《HDL项目设计》的目的就是让同学们在理论学习的基础上，通过完成一个涉及时序逻辑、组合逻辑、声光输出的，具有实用性、趣味性的小系统设计，使学生不但能够将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础。

二、课程设计任务与要求（1）设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）；（2）为了演示方便，应具有分钟、小时快进功能；（3）时、分、秒设置功能（选作）。

三、课程设计考核平时20%；验收40%；报告40%摘要数字钟是人们日常生活中经常使用的计时工具，本次的课程设计是基于Verilog HDL的多功能数字钟，完成时、分、秒的显示功能。

设计利用Verilog HDL 语言自顶向下的设计理念，突出其作为硬件描述语言的良好的可读性、可移植性以及易于理解等优点。

通过Quartus II 5.0和ModelSim SE 6.1f软件完成仿真、综合。

程序下载到FPGA芯片后，可用于实际的数字钟显示中。

此次设计的逻辑结构主要由分频器、计数器和译码显示器三个模块构成。

分频模块将50Mhz系统基准时钟分频产生两路时钟信号，一路是1HZ的数字钟计时工作频率，一路是数码管动态显示的扫描频率；计时模块对1HZ的时钟信号进行计时，分为时、分、秒三个部分；译码显示模块采用动态扫描的方式完成数码管的显示。

最后通过主模块调用三个子模块函数完成整个设计。

集成电路设计课程设计报告专业班级学号姓名基于FPGA的数字钟课程设计1.任务和设计要求设计具有时、分、秒计数显示，以24小时循环计时的时钟电路，带有清零和校准功能；2.设计原理采用硬件描述语言Verilog 进行编程，实现20MHZ晶振到1HZ的分频；采用verilog 语言实现数字表功能实现的各个模块；通过各个模块的代码生成相应的模块原理图；再将各个模块生成的原理图进行叠加组成一个数字表系统；3.系统设计设计的数字表有6个输入，16个输出；6个输入中，有一个是时钟信号，开发板上的28号引脚输入的50MHZ的时钟信号；一个清零端，当数字表正常显示时，按下清零端可以实现数字钟整体电路图：4.各个模块设计基于EP1C6Q240C8的数字钟设计，有6个模块组成：Fdiv 分频模块Control 模式选择模块Tune 校正模块Zoushi 时间正常运行模块Saomiao 数码管动态扫描模块；Decoder BCD译码模块；Fdiv 模块：功能：实现20MHZ的时钟信号分成10KHZ的信号和1HZ的信号；输入：clk 为20MHZ的时钟信号；输出：f10000HZ 为10KH的时钟信号；F1HZ 为1HZ的时钟信号；Fdiv 模块代码：module fdiv(clk,f10000Hz,f1Hz);output f10000Hz,f1Hz;input clk;reg f10000Hz,f1Hz;integer CNT1=0,CNT2=0;always@(posedge clk)beginif(CNT1<1999)beginCNT1=CNT1+1;f10000Hz<=1'b0;endelsebeginCNT1=0;f10000Hz<=1'b1;endendalways@(posedge f10000Hz)beginif(CNT2<9999)beginCNT2=CNT2+1;f1Hz<=1'b0;endelsebeginCNT2=0;f1Hz<=1'b1;endendendmodulefdiv 模块波形仿真：由于实际的分频波形仿真中，由于要将20MHZ的分成1HZ的，需要将信号缩小20 000 000倍，因此，此处采用将20HZ的先分成10HZ，然后再将10HZ的分成1HZ的时钟信号；在仿真中这样整，在实际演示中再改下代码，实现真正的20MHZ到1HZ的分频；它们只是一个倍数关系而已；Control 模块：功能：实现电子表的正常显示及时间校正模式的转换；输入：key 模式修改键，每来一个高电平，mode加一次。

课程设计---基于Verilog HDL数字时钟设
计与实现
简介
本课程设计旨在通过使用Verilog硬件描述语言（HDL）设计和实现数字时钟。

学生将研究如何使用Verilog语言来描述数字电路，并将其应用于设计和实现一个简单的数字时钟电路。

设计目标
- 研究使用Verilog HDL来描述和设计数字电路
- 实现一个简单的数字时钟电路
- 熟悉数字时钟的工作原理和设计流程
实施步骤
1. 了解数字时钟的原理和工作方式
2. 研究Verilog HDL语言的基本语法和使用方法
3. 设计并实现时钟的各个功能模块，如时钟显示模块、时钟计数模块等
4. 使用仿真工具验证设计的正确性
5. 进行实际的硬件验证，将设计烧录到FPGA开发板上并进行测试
实验要求
1. 设计的数字时钟应具备基本的时分秒显示功能
2. 时钟应具备可调节的时间设置功能
3. 需要使用FPGA开发板进行实际硬件验证
4. 实验报告应包含设计原理、设计流程、仿真结果和实际硬件验证结果
参考资料
1. Verilog HDL教程
2. FPGA开发板用户手册
3. 相关学术论文和文献
以上为课程设计---基于Verilog HDL数字时钟设计与实现的文档简介。

本课程设计将帮助学生学习Verilog HDL语言并应用于设计和实现数字时钟电路。