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verilog 小数 分频 代码

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verilogHDL分频器(奇数分频和偶数分频)

verilogHDL分频器(奇数分频和偶数分频)

module clk_div(//-----------input-----------iCLK,div,//-----------output----------oCLK);//-----------input-----------parameter WIDE=14;input iCLK;input[WIDE-1:0]div;//-----------output-----------output oCLK;wire oCLK_odd;wire oCLK_even;assign oCLK=div[0]?oCLK_odd:oCLK_even;div_odd DUTo (.iCLK(iCLK),.oCLK(oCLK_odd),.div(div)); div_even DUTe (.iCLK(iCLK),.oCLK(oCLK_even),.div(div));endmodule// oddmodule div_odd(//--------input--------iCLK,div,//--------output--------oCLK);//--------input--------parameter WIDE=14;input iCLK;input[WIDE-1:0]div;//--------output--------output oCLK;reg outCLK;/*=========================== solve 1=========================== reg cout;reg[WIDE-1:0] cnt;initial cnt=0;wire inCLK;reg cc;initial cc=0;always @(posedge cout)cc<=~cc;assign inCLK = iCLK^cc;always @(posedge inCLK)beginif(cnt<(div[WIDE-1:1]))begincnt<=cnt+1;cout<=1'b0;endelsebegincnt<=0;cout<=1'b1;endendalways @(negedge iCLK)outCLK <= cout;assign oCLK=cc;*///======================== //solve 2//======================== reg[WIDE-1:0] cnt_a;initial cnt_a=0;reg[WIDE-1:0] cnt_b;initial cnt_b=0; reg cout_a;reg cout_b;always @(negedge iCLK)beginelse if(cnt_a<=(div[WIDE-1:1]))begincnt_a=cnt_a+1;cout_a=1'b1;endelse if(cnt_a>(div[WIDE-1:1])&&cnt_a<(div[WIDE-1:0]-1))begincout_a=1'b0;cnt_a=cnt_a+1;endelsebegincnt_a=0;endendalways @(posedge iCLK)beginif(cnt_b<=(div[WIDE-1:1]))begincnt_b=cnt_b+1;cout_b=1'b1;endelse if(cnt_b>(div[WIDE-1:1])&&cnt_b<(div[WIDE-1:0]-1))begincout_b=1'b0;cnt_b=cnt_b+1;endelsebegincnt_b=0;endendassign oCLK = cout_a&cout_b;endmodule//evenmodule div_even(//--------input--------iCLK,div,//--------output--------oCLK);//--------input--------parameter WIDE=14;input iCLK;input[WIDE-1:0]div;//--------output--------output oCLK;reg oCLK;initial oCLK = 1'b0;reg[WIDE-1:0] cnt;initial oCLK = 0;always @(posedge iCLK)beginif(cnt<(div[WIDE-1:1]-1))cnt <= cnt + 1;elsebegincnt <= 0;oCLK <= ~oCLK;endendendmodule//============================//testbench//============================/*module clk_div_test;//-----------input-----------parameter WIDE=14;reg iCLK;reg[WIDE-1:0] div;//-----------output-----------wire oCLK;clk_div cc(.iCLK(iCLK),.div(div),.oCLK(oCLK));always #20 iCLK = ~iCLK;initialbeginiCLK = 0;div=14'd7;#1000 $stop;endendmodule*/module clk_div14bits(clk,a,clkout);input clk,a;output clkout;reg clkout;wire oCLK1,oCLK2;clk_div cc1(.div(14'd8),.iCLK(iCLK),.oCLK(oCLK1)); clk_div cc2(.div(14'd9),.iCLK(iCLK),.oCLK(oCLK2));always @(a or posedge clkin)beginif(a==1)clkout=oCLK1;elseclkout=oCLK2;endendmodule//测试代码//testbenchmodule clk_div14bits_test;//-----------input-----------parameter WIDE=14;reg clk;reg[WIDE-1:0] div;//-----------output-----------wire oCLK;clk_div14bits cc3(.clk(clk),.a(a),.clkout(clkout)); always #20 clk = ~clk;initialbeginiCLK = 0;div=14'd7;#1000 $stop;EndModelsim仿真结果1.七分频2.四分频。

用Verilog语言实现奇数倍分频电路3分频5分频7分频

用Verilog语言实现奇数倍分频电路3分频5分频7分频

用Verilog语言实现奇数倍分频电路3分频5分频7分频Verilog是一种硬件描述语言（HDL），用于描述数字电路的行为和结构。

使用Verilog语言实现奇数倍分频电路可以分为以下几个步骤：1.定义输入和输出端口通过module关键字定义一个模块，并指定输入和输出端口的信号。

```verilogmodule OddDividerinput clk,output reg out_3x,output reg out_5x,output reg out_7x```2.定义局部变量和计数器定义一个局部变量和一个计数器，用于跟踪时钟周期并确定何时输出。

```verilogreg [2:0] count;```3.实现分频逻辑使用always块，根据计数器的值判断何时输出，并在输出端口上更新信号。

```verilogif (count == 3'b000) beginout_3x <= !out_3x;endif (count == 3'b001) beginout_5x <= !out_5x;endif (count == 3'b010) beginout_7x <= !out_7x;endcount <= count + 1;end```4.结束模块使用endmodule关键字结束模块定义。

```verilogendmodule完整的Verilog代码如下：```verilogmodule OddDividerinput clk,output reg out_3x,output reg out_5x,output reg out_7xreg [2:0] count;if (count == 3'b000) begin out_3x <= !out_3x;endif (count == 3'b001) begin out_5x <= !out_5x;endif (count == 3'b010) begin out_7x <= !out_7x;endcount <= count + 1;endmodule```以上代码实现了一个奇数倍分频电路，其中输入时钟信号为`clk`，输出分别是3倍分频的信号`out_3x`，5倍分频的信号`out_5x`和7倍分频的信号`out_7x`。

verilog时钟分频设计

verilog时钟分频设计

verilog时钟分频设计1.偶分频模块设计偶分频意思是时钟模块设计最为简单。

首先得到分频系数M和计数器值N。

M = 时钟输入频率 / 时钟输出频率N = M / 2如输入时钟为50M，输出时钟为25M，则M=2，N=1。

偶分频则意味着M为偶数。

以M=4，N=2为例，我们希望得到的输出时钟时序如下：因此只需要将counter以clk_in为时钟驱动计数，当counter = (N-1)时，clk_out翻转即可。

verilog代码如下，其中WIDTH为(N的位宽-1)：module time_adv_even #(parameter N = 2,WIDTH = 7)(input clk,input rst,output reg clk_out);reg [WIDTH:0]counter;always @(posedge clk or posedge rst) beginif (rst) begin// resetcounter <= 0;endelse if (counter == N-1) begincounter <= 0;endelse begincounter <= counter + 1;endendalways @(posedge clk or posedge rst) beginif (rst) begin// resetclk_out <= 0;endelse if (counter == N-1) beginclk_out <= !clk_out;endendendmoduletestbench测试8分频即N=4，ISE仿真结果如下：2.奇分频模块设计奇分频需要通过两个时钟共同得到。

首先得到分频系数M和计数器值N。

M = 时钟输入频率 / 时钟输出频率N = (M-1) / 2如输入时钟为50M，输出时钟为10M，则M=5，N=2。

奇分频则意味着M为奇数。

Verilog语言实现5分频电路的设计

Verilog语言实现5分频电路的设计

Verilog语言实现5分频电路的设计1.行为建模方法：使用行为建模方法，可以通过描述电路的功能行为来实现5分频电路。

以下是使用Verilog语言进行行为建模的代码示例：```verilogmodule DivideBy5input wire clk,output wire clk_outreg [2:0] counter;counter <= 0;clk_out <= ~clk_out;end else begincounter <= counter + 1;endendendmodule```在该示例中，定义了一个模块`DivideBy5`，包含一个输入端口`clk`和一个输出端口`clk_out`，分别用于输入时钟信号和输出分频后的时钟信号。

`reg [2:0] counter`是一个3位的寄存器，用于计数。

当计数达到5时，即计数器的值为5，会将`counter`复位为0，并将输出时钟信号`clk_out`取反。

否则，计数器的值会自增12.结构建模方法：使用结构建模方法，可以通过组合和顺序电路的连接方式来实现5分频电路。

以下是使用Verilog语言进行结构建模的代码示例：```verilogmodule DivideBy5input wire clk,output wire clk_outwire clk_out_2;wire clk_out_3;wire clk_out_4;DivideBy2 div_by_2 ( .clk(clk), .clk_out(clk_out_2) );DivideBy2 div_by_3 ( .clk(clk_out_2), .clk_out(clk_out_3) );DivideBy2 div_by_4 ( .clk(clk_out_3), .clk_out(clk_out_4) );DivideBy2 div_by_5 ( .clk(clk_out_4), .clk_out(clk_out) );endmodulemodule DivideBy2input wire clk,output wire clk_outreg clk_out;clk_out <= ~clk_out;endendmodule```在该示例中，定义了两个模块`DivideBy5`和`DivideBy2`。

Verilog_HDL_数字频率计

Verilog_HDL_数字频率计

基于Verilog HDL数字频率计设计与实现课程设计任务书学院：计算机与通信工程学院专业：网络工程专业课程名称计算机组成原理课程设计时间2010～2011学年第一学期17～18周学生姓名郭祥斌指导老师陈沅涛题目主要内容：（1）数字频率计前端信号的放大整形处理（2）数字频率计的Verilog HDL设计实现（3）数字频率计的CPLD/FPGA制作要求：（1）通过对相应文献的收集、分析以及总结，给出相应课题的背景、意义及现状研究分析。

（2）通过课题设计，掌握计算机组成原理的分析方法和设计方法。

（3）学按要求编写课程设计报告书，能正确阐述设计和实验结果。

（4）学生应抱着严谨认真的态度积极投入到课程设计过程中，认真查阅相应文献以及实现，给出个人分析、设计以及实现。

应当提交的文件：（1）课程设计报告。

（2）课程设计附件（主要是源程序）。

课程设计成绩评定学院计算机通信工程专业网络工程班级网络08-02 班学号200858080223 学生姓名郭祥斌指导教师陈沅涛课程成绩完成日期2010年12月31日指导教师对学生在课程设计中的评价评分项目优良中及格不及格课程设计中的创造性成果学生掌握课程内容的程度课程设计完成情况课程设计动手能力文字表达学习态度规范要求课程设计论文的质量指导教师对课程设计的评定意见综合成绩指导教师签字年月日基于Verilog HDL数字频率计设计与实现学生：郭祥斌指导老师：陈沅涛摘要：在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。

测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。

电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。

直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。

分频器设计——50MHZ(含verilog程序)

分频器设计——50MHZ(含verilog程序)

分频器设计一、实验目的1、熟悉分频器的原理；2、掌握采用Verilog HDL 语言设计分频器的方法；3、进一步学习利用VerilogHDL 语言进行层次设计的方法。

二、实验内容1、采用Verilog 语言设计一个十分频器，记录Verilog 程序；2、对十分频器进行功能仿真，观察仿真波形；3、仿真没有问题后，将分频比改为50000000，实现一个50M 分频器。

利用此分频器和开发板上的50MHz 时钟信号，得到1Hz 的秒脉冲信号，完成如图1-2.28所示的秒计数器。

50M分频器50MHz 脉冲信号二位十进制计数器1Hz 秒脉冲数码管（个位）数码管（十位）复位和计数使能（拨码开关）程序设计如下：module fenp(clk_out,clk_in,reset);output clk_out;input clk_in;input reset;reg [1:0] cnt;reg clk_out;always@(posedge clk_in or posedge reset)beginif(reset)begincnt<=0;clk_out<=0;endelsebeginif(cnt==24999999)beginclk_out<=!clk_out;cnt<=0;endelsecnt<=cnt+1;endendendmodule本程序经验证，完全可以实现实验要求。

文章来自某大学EDA实验课。

verilog 分频器

verilog 分频器

2
第一章 Verilog HDL数字设计综述论
偶数分频16倍频
module clk_div_16(clk_in,rst_n,clk_out); input clk_in; input rst_n; output clk_out; reg [2:0] cnt; reg clk_out_t;
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第一章 Verilog HDL数字设计综述论 always@(posedge clk_in) begin if(!rst_n) begin cnt<=0; clk_out_t<=0; end else begin if(cnt==3'b111) begin cnt<=3'b000; clk_out_t<=~clk_out_t; end else begin cnt<=cnt+3'b001; end end end
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第一章 Verilog HDL数字设计综述论
always@(posedge clk_in) begin if(!rst) begin clk_1<=0; cnt1<=0;end else if(cnt1==4) begin clk_1<=~clk_1; cnt1<=0; end else if(cnt1==2) begin clk_1<=~clk_1; cnt1<=cnt1+1; end else begin clk_1<=clk_1; cnt1<=cnt1+1; end end
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第一章 Verilog HDL数字设计综述论
奇数分频3倍频
module clk_div_3(clk_in,rst_n,clk_out, clk_p,clk_n); input clk_in; input rst_n; output clk_out; output clk_p,clk_n; reg [1:0] cnt,cnt1; reg clk_1to3p, clk_1to3n;

verilog实验四分频器

verilog实验四分频器

Verilog HDL实验报告Verilog 实验报告题目：分频器系部名称：通信工程专业名称：通信工程班级：班内序号：学生姓名：时间：2010.12.12一、实验要求：设计一个将10MHz时钟分频为500KHz的时钟，有复位端；二、实验内容：源文件module fenpin(clr,a,b);input a;input clr;output b;integer i=0;reg b;always @(negedge clr or posedge a)if(!clr)beginb=0;i=0;endelsebegini=i+1;if(i==11)beginb=~b;i=1;endendendmodule测试文件`timescale 10ns/100psmodule fenpin_test;reg a;reg clr;wire b;fenpin u1(clr,a,b);initialbegin$monitor($time,"clr=%b,a=%b,b=%b",clr,a,b);clr=1'b0;a=1'b0;#5 clr=1'b1;endalways#5 a=~a;endmodule# 0clr=0,a=0,b=0 # 5clr=1,a=1,b=0 # 10clr=1,a=0,b=0 # 15clr=1,a=1,b=0 # 20clr=1,a=0,b=0 # 25clr=1,a=1,b=0 # 30clr=1,a=0,b=0 # 35clr=1,a=1,b=0 # 40clr=1,a=0,b=0 # 45clr=1,a=1,b=0 # 50clr=1,a=0,b=0 # 55clr=1,a=1,b=0 # 60clr=1,a=0,b=0 # 65clr=1,a=1,b=0 # 70clr=1,a=0,b=0 # 75clr=1,a=1,b=0 # 80clr=1,a=0,b=0 # 85clr=1,a=1,b=0 # 90clr=1,a=0,b=0 # 95clr=1,a=1,b=1 # 100clr=1,a=0,b=1 # 105clr=1,a=1,b=1 # 110clr=1,a=0,b=1 # 115clr=1,a=1,b=1 # 120clr=1,a=0,b=1 # 125clr=1,a=1,b=1 # 130clr=1,a=0,b=1 # 135clr=1,a=1,b=1三、实验心得：通过本实验，我更加熟悉了Verilog这门语言并能使用ModelSim软件，能自己设计编写一些程序和其测试文件，并将测试结果输出，验证理论的学习，加深理论知识的理解；这样可以更直观形象的理解各种电路器件的工作，有助于今后的学习。

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verilog 小数分频代码
Verilog是一种硬件描述语言，用于设计和模拟数字电路。

在数字电路中，频率分频器是一种常见的电路，用于将输入时钟信号的频率降低到较低的频率。

本文将介绍使用Verilog设计小数分频器的代码。

小数分频器是一种可以将输入时钟信号的频率降低到一个非整数倍的频率的电路。

在Verilog中，我们可以使用计数器和比较器来实现小数分频器。

首先，我们需要定义输入和输出信号的位宽。

假设输入时钟信号的频率为f_in，输出时钟信号的频率为f_out。

我们可以将f_in和f_out的小数部分表示为两个整数：f_in_fraction 和f_out_fraction。

接下来，我们可以使用一个计数器来计数输入时钟信号的上升沿的个数。

当计数器的值达到f_in_fraction时，我们可以将输出时钟信号的电平翻转，并将计数器重置为0。

这样，我们就可以实现一个简单的小数分频器。

下面是使用Verilog实现小数分频器的代码：
```verilog
module Fractional_Divider (
input wire clk_in,
output wire clk_out
);
parameter f_in_fraction = 1; // 输入时钟信号的小数部分 parameter f_out_fraction = 2; // 输出时钟信号的小数部分 reg [31:0] count;
reg output_state;
reg clk_out_temp;
always @(posedge clk_in) begin
if (count == f_in_fraction-1) begin
count <= 0;
output_state <= ~output_state;
end else begin
count <= count + 1;
end
end
always @(posedge clk_in) begin
if (count == f_in_fraction-1) begin
clk_out_temp <= output_state;
end
end
always @(posedge clk_in) begin
if (count == f_in_fraction-1) begin
clk_out <= clk_out_temp;
end
end
endmodule
```
在上述代码中，我们定义了一个名为Fractional_Divider的模块，它有一个输入信号clk_in和一个输出信号clk_out。

我们还定义了f_in_fraction和f_out_fraction两个参数来表示输入和输出时钟信号的小数部分。

在always块中，我们使用一个计数器count来计数输入时钟信号的上升沿的个数。

当计数器的值达到f_in_fraction时，我们将输出信号output_state翻转，并将计数器重置为0。

这样，我们就实现了一个简单的小数分频器。

我们使用了一个中间变量clk_out_temp来存储输出信号的状态。

当计数器的值达到f_in_fraction时，我们将clk_out_temp的值赋给clk_out，以产生输出时钟信号。

需要注意的是，以上代码只是一个简单的小数分频器的实现示例。

在实际应用中，我们需要根据具体的需求进行修改和优化。

本文介绍了使用Verilog实现小数分频器的代码。

通过使用计数器和比较器，我们可以将输入时钟信号的频率降低到一个非整数倍的频率。

这种小数分频器在数字电路设计中非常常见，可以用于各种应用，如音频处理、通信系统等。

希望本文对读者理解和应用Verilog设计小数分频器有所帮助。