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EDA技术与VHDL(复习提纲)[1]

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EDA技术与VHDL

第1章概述

第2章PLD硬件特性与编程技术

第3章VHDL基础

1. 实体的概念？程序<-->元件图

2. 结构体的概念？程序<-->逻辑电路

3. P42页图3-2对应的逻辑表达式是什么？为什么能够实现2选1多路选择器？

4. 2选1多路选择器的3种实现方法？

真值表<-->逻辑表达式<-->逻辑电路图<-->程序？

5. P44页图3-3/mux21a功能时序波形的理解？

6. 标识符能用关键词起名，也能用EDA工具库中预定义的元件名起名？

7．综合的作用或意义？

8. 可综合的端口模式分别是？数据的流动方向和方式？

9. INOUT、BUFFER的区别？

10．什么是RTL?

11．什么是VHDL的RTL描述？

12．在VHDL中，所有合法的顺序描述语句都必须放在进程语句中？

13．通常要求将进程中所有的输入信号都放在敏感信号表中？

14．试叙述进程的‚启动-运行‛过程？ 15．在一个结构体中只能包含一个进程语句结构？

16．所有进程语句都是并行语句？

17．任一进程PROCESS内部语句结构属于顺序语句？

18．VHDL代码文件的后缀扩展名是？

19．建议程序文件名与该程序的实体名一致？

20．文件名区分大小写吗？

21．P48页例3-6，D触发器工作原理？

22．STD_LOGIC数据类型定义的数据有几个？分别是什么？什么含义？综合器支持哪几个数据？

23．关键词‚EVENT‛的作用？

24．假设clock的数据类型是BIT，试解释为什么‚clock’ EVENT

AND clock=’1’ ”表达式是用来对clock的上升沿进行检测？

25．结合P48例3-6说明，为什么不完整条件语句是构建时序电路的关键？

26．检测时钟信号上升沿的不同表述方法？(4)

27．半加器：真值表<-->逻辑表达式<-->逻辑电路图<-->程序？

28．全加器电路图？

29．双横线‚--‛？

30．元件例化语句的表达式？例化名和元件名如何理解？PORT MAP（）端口映射语句中的‚端口名=>连接端口名‛，端口名和连接端口名的区分？

31．试用两种方法设计4位二进制加法计数器？（1：BUFFER；2：SIGNAL）

32．设计异步复位同步使能十进制加法计数器？（流程图）

33．‚OTHERS=>X‛中‚OTHERS‛的作用？

34．异步、同步的概念？

35．设计同步并行预臵功能的8位右移移位寄存器？

P66例3-22（流程图）

36．为什么该移位寄存器是算数右移移位寄存器？（SRA）

37．数据对象的种类？

38．常数定义的格式？常数定义的设计单元？常数的可视性？常数如果分别在程序包、结构体和进程中定义，哪一个的使用范围广？

39．变量的特点（4）？变量定义的格式？

40．信号的使用和定义范围？

41．符号‚<=‛两边的数值总是一致的？

判断题：

1）信号可以在进程中定义？变量可以在结构体中定义？

2）信号和常数都可以在实体、结构体和程序包中定义？

3）常数和变量都可以在进程和子程序中定义？

4）信号可以在函数和过程中定义？

5）变量可以在程序包中定义？

6）变量赋值需要延时？变量、信号、常量都可以列入进程的敏感表？

7）实体的端口可以列入进程的敏感表？

8）信号赋值延时（不指定）需要多长时间？指定延时的格式是？指定延时综合器支持吗？

9）实体的端口可以看作一种定义数据流向的隐性信号？

10）信号可以看作实体内部的没有定义数据流向的端口？

42．在进程和结构体的并行语句结构中，信号赋值的区别？

43．变量和信号在赋值上的异同点？表3-1（行为特性）

44．结合例3-25和例3-26说明信号与变量在延时特性上的差别？（3）

45．变量和信号的赋值都需要一个δ延时？

46. 在进程中，所有赋值语句，包括变量赋值，都必须在一个δ延时中完成？

47．在进程中的所有信号赋值是‚假‛顺序‚真‛并行？

48. 如在进程中存在对同一信号多次赋值，使信号值发生更新的是第一个赋值源？

49. 结合例3-28和例3-29说明顺序语句中信号与变量之间的差别？

50. 结合图3-20说明例3-30的工作原理？

51. IF语句的4种结构？

52. 非完整性条件语句<-->时序电路，完整性条件语句<-->组合电路

53. 8线-3线优先编码器的设计？

54. PROCESS结构中的顺序语句及其顺序执行过程只是相对于计算机中的软件行为仿真的模拟过程而言？

55. PROCESS语句结构如何执行？

56. 多数VHDL综合器要求敏感信号表必须列出本进程中所有输入信号名？ 57. PROCESS语句结构的特点？

58. PROCESS为一有限循环语句？

59. PROCESS中的顺序语句具有明显的顺序/并行运行双重性？

60. 软件语言中每一条语句的执行是按CPU的机器周期的节拍顺序执行？每一条语句执行的时间是确定的？

61. 在PROCESS中，一个执行状态的运行周期，即从PROCESS的启动执行到遇到END PROCESS为止所花的时间与任何外部因素都无关（从综合结果来看），甚至与PROCESS语法结构中的顺序语句的多少都没有关系，其执行时间从行为仿真的角度看（如果没有设臵任何显式的惯性或传输延时），只有一个VHDL模拟器的最小分辨时间，即一个δ时间；但从综合和硬件运行的角度看，其执行时间是0；与信号的传输延时无关，与被执行的语句的实现时间也无关，即在同一PROCESS中，10条语句和1000条语句的执行时间是一样的，显然，从效果上看，PROCESS中的顺序语句具有并行执行的性质。

62. 任何一条信号的并行赋值语句都是一个简化的进程语句，其输入表达式中的各信号都是此进程语句的敏感信号？

63. 信号是多个进程间的通信线？

64. 一个进程中只允许描述对应于一个时钟信号的同步时序逻辑？推荐只放臵一个含有时钟边沿检测语句的条件语句？

65. 在三态控制电路设计中，如何实现三态门禁止输出？注意：’Z’大写。 66. 固有延时，默认是δ，是VHDL仿真器的最小分辨时间，并不能完全代表器件实际的惯性延时情况?

67. 固有延时模型的赋值语句？

68. 传输延时模型的赋值语句？

69. 为什么VHDL仿真器和综合器自动为系统中的信号赋值配臵延时量δ？

70. δ延时即仿真软件的最小分辨时间，能满足逻辑排序，从而使并行语句和顺序语句中的并列赋值逻辑得以正确执行？

第4章QuartusII使用方法

第5章VHDL状态机

1. TYPE语句和SUBTYPE语句的格式？（定义新的数据类型，枚举）

2. 状态机通常包括几个部分？分别是什么？

3. 主控时序进程和主控组合进程的工作原理？

4. 一般状态机结构框图？

5. 程序<-->状态图？

6. 设计ADC0809的采样状态机？

工作时序<-->控制采样状态图<-->状态机结构框图<-->VHDL程序

7. 单进程Moore状态机的作用？如何实现？

8. 两进程Mealy状态机的组成部分？如何实现？与两进程Moore状态机的区别？

9. 直接输出型编码的特点？

10. 非法状态的概念及处理（2）？ 11. VHDL状态机总结（5）？

第7章VHDL语句

1．顺序语句（Sequential Statements）的特点？

2．顺序语句只能出现在____和____中？

3．VHDL的6类基本顺序语句？

4．赋值语句分为两种？3个基本部分？

5．信号赋值符号和变量赋值符号分别是____和____？

6．VHDL规定，赋值目标和赋值源的数据类型必须严格一致？

1）变量赋值语句中，赋值目标和赋值源的数值总是一致？

2）信号赋值语句中，赋值目标和赋值源的数值不总是一致？P70

7．信号、变量的区别？（有效性=定义范围、延迟性）

8．CASE语句选择值的表达方式？

9．单个LOOP语句和FOR_LOOP语句的语法格式？

1）FOR_LOOP语句：循环变量既可以作为赋值源，也可以作为赋值目标？

2）TO/DOWNTO/’RANGE/’LENGTH-1 DOWNTO 0（1）;

10．设计奇偶校验逻辑程序？（偶校验）

11．循环范围最好以____表示，综合器不支持________的循环？

12．NEXT的3种语句格式和作用？

13．NEXT‚LOOP标号‛的作用？

14．‚NEXT‛、‚EXIT‛的区别？

15．WAIT语句的作用和4种语句格式？ 16．VHDL规定，已列出敏感信号表的进程中不能使用任何形式的WAIT语句？

17．VHDL综合器支持的WAIT语句是哪一个？语句格式？名称？满足条件？（2）例7-10（a）

18．WAIT_UNTIL语句的3种表达方式？

19．时钟上跳沿的4种表达方式？

20．P221页例7-11进程中使用4个‚WAIT UNTIL‛语句穿插同一信号赋值目标的4个不同赋值语句与不使用‚WAIT UNTIL‛语句有何不同？使用4个‚WAIT UNTIL‛语句穿插同一信号赋值目标的4个不同赋值语句：真顺序；不使用‚WAIT UNTIL‛语句：假顺序，真并行；

21．P221页例7-12：

PROCESS( )

...

rst_loop：LOOP

（复位语句）

WAIT UNTIL clock=‘1’AND clock’EVENT；

（复位语句）

NEXT rst_loop WHEN (rst=‘1’)；

......

END PROCESS;

改用‚IF_THEN_ELSIF_ENDIF‛语句结构如何表达？

22．‚同步复位‛用‚WAIT_UNTIL‛+‚IF_THEN_ELSIF_ENDIF‛如何

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EDA考试必考知识点

EDA考试必考知识点

EDA考试必考知识点

好嘞，以下是为您创作的关于“EDA 考试必考知识点”的文案：

咱先来说说 EDA 这玩意儿，这可在电子信息领域里有着相当重要的地位！对于准备 EDA 考试的小伙伴们，下面这些必考知识点可得好好掌握啦。

先说 EDA 工具的使用，就像咱平时用的手机，得知道每个功能咋用才能玩得转。比如说像 Cadence、Synopsys 这些主流的 EDA 工具，得熟悉它们的操作界面，知道怎么去画原理图、做版图设计。我记得有一次，我带着学生做一个简单的电路设计项目，有个同学对工具的使用不太熟练，画个简单的电阻都找半天工具按钮，那着急的样子真让人哭笑不得。这就告诉咱，熟练掌握工具的使用，那是基础中的基础。

再说说硬件描述语言，Verilog HDL 和 VHDL 那可是重点中的重点。就好比我们说话得有语法，写代码也得遵循一定的规则。得搞清楚怎么用这些语言去描述逻辑电路，怎么写状态机，怎么进行时序控制。记得我之前参加一个竞赛，团队里有个小伙伴因为对硬件描述语言的一些细节没掌握好，导致整个模块的功能出现了偏差，最后我们不得不加班加点去修改，那叫一个累啊！

还有数字电路的设计原理，像组合逻辑电路、时序逻辑电路这些，那是必须要搞明白的。比如加法器、计数器、寄存器，得清楚它们的工作原理和实现方法。我曾经在一次实验课上，看到一个学生设计的计数器总是出错，后来一检查，原来是对时钟信号的理解不到位，这可让他吃了大亏。

另外，EDA 中的综合优化技术也别忽略。怎么把写好的代码优化得更高效，占用资源更少，这可是个技术活。就像咱们收拾房间，得把东西整理得井井有条，既节省空间又方便取用。

还有仿真验证，这就像是考试前的模拟测试，得保证设计的电路能正常工作。学会怎么设置仿真条件，怎么分析仿真结果，找出问题所在。我之前指导过一个毕业设计，学生做完设计觉得没问题了，一仿真，结果出来一堆错误，这时候才发现自己忽略了很多细节。

EDA复习资料

EDA复习资料

第1章

1. EDA技术：

2. ①硬件实现：大规模集成电路制造技术、IC版图设计、ASIC测试和封装、FPGA和CPLD编程下载、自动测试）②计算机辅助工程（计算机辅助设计CAD计算机辅助制造CAM计算机辅助测试CAT计算机辅助工程CAE）

3. EDA电子设计自动化，SOC单片电子系统，HDL硬件描述语言，SOP标准操作程序，FPGA现场可编程序门阵列，CPLD复杂可编程逻辑器件

4. FPGA和CPLD开发效率高，成本低，可编程

5. EDA是微电子技术和现代电子设计技术的结合

6. EDA发展：①电子设计成果以自主知识产权的方式得以明确表达成为可能②在仿真验证和设计方面都支持标准硬件描述语言的功能强大的EDA软件不断推出③电子技术全方位进入EDA时代

7. 利用EDA进行电子系统设计的最后目标：完成专用集成电路ASIC或印制电路板的设计和实现

8. 掩模ASIC分类：门阵列ASIC、标准单元ASIC、全定制ASIC

9. FPGA和CPLD直接面向用户，具有极大的灵活通用性，使用方便，硬件测试和实现快捷，开发效率高，成本低。

10. HDL分类：VHDL、Verilog HDL（主流）、System Verilog、System C（未来）

11. 综合定义：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程

12. 传统的电子设计技术是自底向上的，特点是首先关注并解决底层硬件的可获得性自顶向下：在整个设计流程中各环节逐步求精的过程，从自然语言说明到HDL的系统行为，从描述系统的分解，RTL模型的建立，门级模型产生到最终的可以物理布线实现的底层电路。

13. 自顶向下设计流程；设计说明书→建立HDL行为模型→HDL行为仿真→HDC-RTL级建模→前端功能仿真→逻辑综合→测试向量生成→功能仿真→结构综合→门级时序仿真→硬件测试→设计完成

14. EDA仿真：时序仿真、功能仿真

EDA复习要点

EDA复习要点

第1章 EDA技术概述

1. EDA：EDA(Electronic Design Automation)电子设计自动化，EDA技术依赖于强大的计算机，在EDA工具软件平台上，对以HDL(Hardware Description Language--硬件描述语言)为系统逻辑描述手段完成的设计文件，自动完成逻辑化简、逻辑分割、逻辑综合、结构综合(布局布线)，以及逻辑优化和仿真测试等项功能，直至实现既定性能的电子线路系统功能。

2. EDA的设计输入有：

图形输入方式：原理图输入，状态图输入；

HDL文本输入：VHDL，Verilog

3. 常用缩写

FPGA(Field Programable Gate Araay)

CPLD(Complex Programmable Logic Device)

ASIC(Application Specific Interated Circuit)

SOC(System on a Chip)

SOPC(System-on-a-Programmable-Chip)

HDL(Hardware Description Language)

IP(Intellectual Property)

CAD(Computer Aided Design)

CAM(Computer Aided Manufacturing)

CAT(Computer Aided Test)

CAE(Computer Aided Engineering)

CAA(Computer Aided Analysis)

4．综合(Synthesis)：将用行为和功能层次表达的系统转换成低层次的便于具体实现的模块组合装配过程。整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。

EDA基础知识总结_2

EDA基础知识总结_2

VHDL有如下特点：①支持从系统级到逻辑门级电路的描述；②具有很强的硬件描述能力；③设计技术齐全、方法灵活、支持广泛；④对设计描述具有相对的独立性；⑤具有很强的移植能力；⑥易于共享和复用；⑦具有丰富的仿真语句和库函数；⑧设计结构清晰、易读易懂；⑨易实现系统的更新和升级；⑩数据类型丰富、安全性好。

VHDL语言中常用的五种库：1)IEEE库：VHDL语言设计中最常见的库。2) STD库：VHDL语言的标准库3) WORK库：用户的VHDL语言工作库。4)VITAL库： VHDL语言的时序仿真库5)用户自定义的库：用户自定义的资源库

变量的使用规则：① 变量不能用于硬件连线和存储元件；② 变量赋值和初始化赋值都用“:=”表示；③ 变量的初值不是预设的，某一时刻只能有一个值；④ 变量不能用于在进程间传递数据；⑤ 仿真时，变量用于建模；⑥ 综合时，变量充当数据的暂存。

信号与变量的区别：①使用场合不同:变量在进程、函数和过程中说明；信号在结构体中说明。②赋值符号不同:变量用“：=”号赋值, 其值被立即使用(无时间延时)；信号用“＜=”赋值，其值可以附加延时。

VHDL语言预定义了五种运算符:逻辑运算符、算术运算符、关系运算符、符号运算符、移位运算符

主要的三家公司：Xilinx、Altera、Lattice

EDA软件系统包括子模块：设计输入子模块、设计数据库子模块、分析验证子模块、综合仿真子模块、布局布线子模块。

电子系统设计的仿真过程分为两个阶段：设计前期的系统级仿真和设计过程的电路级仿真。（系统仿真主要验证系统的功能；电路级仿真主要验证系统的性能，决定怎样实现设计所需的精度。）

设计过程中的仿真有三种：行为仿真、功能仿真、时序仿真

数字系统的两个模块（子系统）：数据处理子系统、控制子系统

数据处理子系统主要完成数据的采集、存储、运算、传输，主要由存储器、运算器、数据选择器等功能电路组成。

数字系统设计方法：模块设计方法、自顶向下设计法、自底向上设计法。一般采用自顶向下、由粗到细、逐步求精的方法。