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时序逻辑电路的功能时序逻辑电路是数字电子电路中一种重要的电路类型，它的功能主要用于处理和控制时序信号。
时序信号是指按照一定的时间顺序变化的信号，如时钟信号、计数信号等。
时序逻辑电路能够对这些时序信号进行处理和控制，实现各种复杂的功能。
时序逻辑电路主要由触发器、计数器、移位寄存器等组成，通过这些元件的组合和连接，可以实现各种不同的功能需求。
下面将介绍几种常见的时序逻辑电路及其功能。
1. 时钟发生器时钟发生器是时序逻辑电路中最基本的电路之一。
它的功能是产生稳定的时钟信号，用于同步整个数字系统中的各个部件。
时钟信号的频率和占空比可以通过时钟发生器进行调节，以满足不同的应用需求。
2. 触发器触发器是一种存储器件，它的功能是在时钟信号的作用下，根据输入信号的变化产生相应的输出信号。
触发器有多种类型，如D触发器、JK触发器、T触发器等。
它们可以用于存储和传输数据，实现数据的暂存和延迟等功能。
3. 计数器计数器是一种能够对输入的时序信号进行计数操作的电路。
它的功能是将输入的时序信号进行计数，并输出相应的计数值。
计数器可以实现简单的计数功能，也可以根据特定的计数模式，实现复杂的计数功能，如循环计数、递减计数等。
4. 移位寄存器移位寄存器是一种具有移位功能的存储器件。
它的功能是将输入信号按照一定的规律进行移位操作，并输出相应的移位结果。
移位寄存器可以实现数据的串行输入和串行输出，还可以实现数据的并行输入和并行输出，广泛应用于数据通信和数字信号处理等领域。
5. 状态机状态机是一种能够根据输入信号的变化，自动改变状态和执行相应操作的电路。
它的功能是根据特定的状态转移规则，实现复杂的控制逻辑。
状态机可以分为Moore型和Mealy型，它们在输出信号的计算方式上有所不同，但都能实现复杂的状态和控制逻辑。
时序逻辑电路的功能多种多样，它们在数字系统中起到了至关重要的作用。
无论是计算机、通信设备还是数字家电，都离不开时序逻辑电路的支持。
时序逻辑电路的设计与实现时序逻辑电路是数字电路中的一种重要类型，它可以根据输入信号的变化和先后顺序，产生相应的输出信号。
本文将介绍时序逻辑电路的设计与实现，并探讨其中的关键步骤和技术。
一、概述时序逻辑电路是根据时钟信号的变化产生输出信号的电路，它可以存储信息并根据特定的时序条件进行信号转换。
常见的时序逻辑电路包括触发器、计数器、移位寄存器等。
二、时序逻辑电路的设计步骤1. 确定需求：首先需要明确所要设计的时序逻辑电路的功能和性能需求，例如输入信号的种类和范围、输出信号的逻辑关系等。
2. 逻辑设计：根据需求，进行逻辑设计，确定逻辑门电路的组合方式、逻辑关系等。
可以使用真值表、状态转换图、状态表等方法进行设计。
3. 时序设计：根据逻辑设计的结果，设计时序电路，确定触发器的类型和触发方式，确定时钟信号的频率和相位，以及信号的启动和停止条件等。
4. 电路设计：将逻辑电路和时序电路整合，并进行布线设计。
通过选择合适的器件和元器件，设计稳定可靠的电路。
5. 功能验证：对设计的时序逻辑电路进行仿真验证，确保电路的功能和性能符合设计要求。
三、时序逻辑电路的实现技术1. 触发器：触发器是时序逻辑电路的基本组成部分，常见的触发器有RS触发器、D触发器、T触发器等。
通过组合和串联不同类型的触发器，可以实现不同的功能。
2. 计数器：计数器是一种特殊的时序逻辑电路，用于计数和记录输入脉冲信号的次数。
常见的计数器有二进制计数器、十进制计数器等。
3. 移位寄存器：移位寄存器是一种能够将数据向左或向右移位的时序逻辑电路。
它可以在输入端输入一个位串，随着时钟信号的变化，将位串逐位地向左或向右移位，并将移出的位存储起来。
四、时序逻辑电路的应用领域时序逻辑电路广泛应用于数字系统中，例如计算机中的控制单元、存储器等。
它们在数据处理、信息传输、控制信号处理等方面发挥着重要作用。
总结：时序逻辑电路的设计与实现是一项复杂而重要的任务。
在设计过程中，需明确需求、进行逻辑设计和时序设计，并通过合适的触发器、计数器和移位寄存器等元件来实现功能。
第五章时序逻辑电路前面介绍的组合逻辑电路无记忆功能。
而时序逻辑电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，或者说与电路以前的输入状态有关，具有记忆功能。
触发器是时序逻辑电路的基本单元。
本章讨论的内容为时序逻辑电路的分析方法、寄存器和计数器的原理及应用。
第一节时序逻辑电路的分析一、概述1、时序逻辑电路的组成时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。
图中外部输入信号用X（x1，x2，…，x n）表示；电路的输出信号用Y（y1，y，…，y m）表示；存储电路的输入信号用Z（z1，z2，…，z k）表示；存储电2路的输出信号和组合逻辑电路的内部输入信号用Q（q1，q2，…，q j）表示。
图5-1 时序逻辑电路的结构框图可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。
存储电路通常由触发器组成。
2、时序逻辑电路逻辑功能的描述方法用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。
（1）逻辑表达式图5-1中的几种信号之间的逻辑关系可用下列逻辑表达式来描述：Y =F(X，Q n)Z =G(X，Q n)Q n+1=H(Z，Q n)它们依次为输出方程、状态方程和存储电路的驱动方程。
由逻辑表达式可见电路的输出Y不仅与当时的输入X有关，而且与存储电路的状态Q n有关。
（2）状态转换真值表状态转换真值表反映了时序逻辑电路的输出Y、次态Q n+1与其输入X、现态Q n的对应关系，又称状态转换表。
状态转换表可由逻辑表达式获得。
（3）状态转换图状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。
（4）波形图波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。
应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。
第21章 触发器和时序逻辑电路一、填空题1、JK 触发器的特性方程为：=+1n Q ________________________。
2、时钟触发器按照结构和触发方式不同可分为：_________、__________、_________和主从式触发器四种。
3、T 触发器的特性方程为=+1n Q _________________。
4、4个触发器组成的寄存器可以存储__________位二进制数。
5、将JK 触发器的J 端连在Q 端上，K 端接高电平。
假设)(t Q =0，则经过50个CP 脉冲作用后，它的状态)50(+t Q =_____。
6、对于时钟RS 触发器，若要求其输出“0”状态保持不变，则输入的RS 信号应为________。
7、组成计数器的各个触发器的状态能在时钟信号到达时同时翻转,它属于__________ 计数器。
（填“同步”或“异步”）8、当JK 触发器的输入J=1，K=0时，触发器的次态Q n+1=____________。
9、若要构成十二进制计数器，最少要用__________个触发器。
10、构成一个模6的同步计数器最少要________个触发器。
11、一个 JK 触发器有____个稳态，它可存储____位二进制数。
二、选择题1、下列触发器中有空翻现象的是_________。
A 、同步式触发器B 、维持阻塞式触发器C 、主从式触发器D 、边沿式触发器 2、在以下各种电路中，属于时序电路的有__________。
A 、译码器B 、计数器C 、数据选择器D 、编码器 3、JK 触发器当J=K=1时，Q n+1=__________。
A 、0B 、1C 、Q nD 、 Q n4、下列触发器中逻辑功能最多是_______。
A 、J-K 触发器B 、D 触发器C 、T 触发器D 、T ′触发器 5、在CP 有效的情况下，当输入端D=0时，则D 触发器的输出端=+1n Q ________。
一、实验目的1. 理解时序逻辑电路的工作原理和基本结构；2. 掌握触发器、计数器等时序逻辑电路的设计方法；3. 熟悉Multisim软件在时序逻辑电路设计与仿真中的应用；4. 培养实际操作能力和分析问题、解决问题的能力。
二、实验原理时序逻辑电路是一种在时钟信号控制下，输出不仅与当前输入有关，还与电路历史状态有关的数字电路。
其基本结构包括触发器、计数器等。
触发器是时序逻辑电路的基本单元，用于存储一位二进制信息。
计数器是时序逻辑电路的一种应用，用于对输入脉冲进行计数。
三、实验内容1. 触发器实验（1）实验目的：熟悉触发器的工作原理和功能，掌握触发器的使用方法。
（2）实验内容：设计一个JK触发器，实现时钟信号控制下的同步置1、同步置0、计数等功能。
（3）实验步骤：① 使用Multisim软件，搭建JK触发器电路；② 搭建计数器电路，实现时钟信号控制下的计数功能；③ 设置输入信号，观察触发器和计数器的输出波形，验证功能。
2. 计数器实验（1）实验目的：掌握计数器的设计方法，熟悉不同计数器电路的功能。
（2）实验内容：设计一个模为24的二进制计数器和模为60的十进制计数器。
（3）实验步骤：① 使用Multisim软件，搭建二进制计数器电路；② 设置输入信号，观察计数器的输出波形，验证功能；③ 使用Multisim软件，搭建十进制计数器电路；④ 设置输入信号，观察计数器的输出波形，验证功能。
四、实验结果与分析1. 触发器实验实验结果显示，设计的JK触发器能够实现同步置1、同步置0、计数等功能。
在计数过程中，触发器的输出波形符合预期，验证了JK触发器的功能。
2. 计数器实验实验结果显示，设计的模为24的二进制计数器和模为60的十进制计数器均能实现预期的计数功能。
在计数过程中，计数器的输出波形符合预期，验证了计数器电路的功能。
五、实验总结本次实验通过设计、搭建和仿真时序逻辑电路，掌握了触发器、计数器等时序逻辑电路的设计方法，熟悉了Multisim软件在时序逻辑电路设计与仿真中的应用。
第七章触发器及时序电路第一节RS触发器一、填空题1触发器具有_______ 个稳定状态，在输入信号消失后，它能保持 __________ 不变。
2、“与非”门构成的基本RS触发器，输入端是 ____________ 和_____________ ；输出端是 _____________ 和_____________________ ，将 _____________ 称为触发器的0状态，称为触发器的1状态。
3、“与非”门构成的基本RS触发器R D =1，S D =0时，其输出状态为 ____ 。
4、触发器电路中，R D端、S D端可以根据需要预先将触发器____________ 或_______ ，而不受的同步控制。
5、同步RS 触发器状态的_________ 与___________ 同步。
二、判断题（正确的在括号中打“，错误的打“X” ））1、触发器只需具备两个稳态功能，不必具有记忆功能。
2、基本RS触发器要受时钟的控制。
3、Q n+1表示触发器原来所处的状态，即现态。
4、当CP处于下降沿时，触发器的状态一定发生翻转。
二、绘图题1、设“与非”门组成的基本RS触发器的输入信号波形如图所示，试在输入波形下方画出Q和Q端的信号波形。
R ----- ----------------------QQ2、已知同步RS触发器的S、R、CP脉冲波形如图所示。
试在它们下方画出Q端的信号波形（设触发器的初始状态为0）R -------------- ---------Q第二节JK触发器一、填空题1、在时钟脉冲的控制下，JK触发器根据输入信号J、K的不同情况，具有______、、和功能。
2、在时钟脉冲下，JK触发器输入端J = 0、K = 0时，触发器状态为_________ ; J= 0、K = 1时，触发器状态为 ________ ; J= 1、K = 0时，触发器状态为_______ ;J= 1、K = 1时，触发器状态随CP脉冲的到来而。
时序逻辑电路的定义时序逻辑电路是数字电路中一种重要的电路类型，它根据时钟信号的变化来实现特定的逻辑功能。
与组合逻辑电路不同，时序逻辑电路的输出不仅依赖于当前的输入信号，还依赖于过去的输入信号和时钟信号的状态。
时序逻辑电路由触发器和组合逻辑电路组成。
触发器是时序逻辑电路的基本单元，它能存储和改变输入信号的状态。
时钟信号的变化会触发触发器的工作，使其输出状态发生变化。
组合逻辑电路则根据触发器的输出状态和当前输入信号，通过逻辑门实现特定的逻辑功能。
在时序逻辑电路中，时钟信号起到了至关重要的作用。
时钟信号通常是一个周期性的方波信号，用来同步电路中各个触发器的工作。
时钟信号的上升沿和下降沿触发触发器的状态改变，使其能够在特定的时间点对输入信号进行处理。
通过合理设计时钟信号的频率和时序逻辑电路的结构，可以实现各种复杂的逻辑功能。
时序逻辑电路常用于各种计算机系统和数字系统中，如处理器、内存、时钟、寄存器等。
在这些系统中，时序逻辑电路被用来实现各种功能，如存储数据、控制信号的传输、状态机的设计等。
时序逻辑电路的设计需要考虑电路的稳定性、时序问题和时钟速度等因素，以确保电路的正确运行。
时序逻辑电路的设计过程一般包括以下几个步骤：首先，根据需求分析确定电路的功能和性能要求；然后，根据功能要求设计逻辑电路的结构和时序逻辑电路的组成；接下来，进行逻辑电路的电路图设计和仿真验证；最后，进行电路的实现和测试，确保电路的正确性和稳定性。
时序逻辑电路的设计和实现需要考虑多个因素。
首先，需要合理选择触发器和逻辑门的类型和数量，以满足电路的功能需求。
其次，需要考虑时钟信号的频率和占空比，以确保电路的稳定性和可靠性。
此外，还需要考虑电路的功耗、面积和成本等因素，以实现性能和经济的平衡。
时序逻辑电路是数字电路中一种重要的电路类型，它通过触发器和组合逻辑电路实现特定的逻辑功能。
时序逻辑电路常用于计算机系统和数字系统中，其设计和实现需要考虑多个因素，以满足电路的功能需求和性能要求。
时序逻辑电路的概念
时序逻辑电路是一种电子电路，用于处理和控制电子信号的顺序和时序。
它是计算机
和数码电子系统中常见的关键组成部分之一。
时序逻辑电路由多个逻辑门和触发器组成，
它们通过存储和传输信息来实现目标功能。
时序逻辑电路中的信息流动受到时钟信号的控制。
时钟信号是一个特殊的周期性信号，它定期触发电路的操作。
在时钟的作用下，逻辑门和触发器根据输入信号的状态和时钟的
边沿，改变其输出状态。
这种状态改变的顺序和时序决定了电路的行为和功能。
时序逻辑电路通常用于实现计数器、时钟分频器、数据存储器等功能。
计数器可以记
数特定事件的发生次数，时钟分频器可以将时钟频率降低到所需的速度，数据存储器用于
存储和读取数据。
通过合理设计和组合时序逻辑电路，可以实现复杂的计算和控制任务，
例如数字信号处理、逻辑运算等。
触发器与时序逻辑电路 【重点】 RS、D、JK触发器功能，集成触发器使用。 【难点】 集成触发器使用。 12.1 双稳态触发器 双稳态触发器必须具备两个基本的特点；一是具有两个能自行保持的稳定状态，用来表示二进制信号的0或1；二是不同的输入信号可以将触发器置成0或1的状态。 12.1.1 基本 RS触发器的电路结构和动作特点
基本RS触发器是由两个与非门交叉直接耦合组成的，且这种交叉直接耦合形成闭环的正反馈，使与非门的两个输出端Q和Q有稳定的输出信号1和0或0和1，且在两个输入端S和R上输入信号，可以很方便地将触发器输出端的信号置成1或0。 RS触发器的工作原理。 触发器输出端Q的状态来定义触发器的状态。当触发器的输出端Q为高电平信号1时，称触发器的状态为1；当触发器的输出端Q为低电平信号0时，称触发器的状态为0。把触发器接收信号之前所处的状态称为现态，用nQ和nQ表示；把触发器接收信号之后所处的状态称为次态，用1nQ和1nQ表示。反映次态1nQ和现态nQ与R、S之间对应关系的表格称为特性表。用特性表可直观地描述触发器的动作特点，
当输入变量R=0、S=1时，不管现态nQ是1还是0，因R端所在的与非门遵守“有0出1”的逻辑关系，所以1nQ=1，该信号与S=1信号与非的结果使次态1nQ都等于0。触发器的这个动作过程称为置0或复位，所以触发器的输入端R称为复位端。 当输入变量R=1、S=0时，不管现态nQ是1还是0，次态1nQ都等于1。触发器的这个动作过程称为置1或置位，所以触发器的输入端S称为置位端。 当输入变量R=1、S=1时，触发器的次态1nQ等于现态nQ，触发器的这个动作过程称为记忆。因触发器具备记忆的功能，所以触发器在数字电路中作为记忆元件来使用。 当输入变量R=0、S=0时，不管现态nQ是1还是0，次态1nQ和1nQ同时都为1。该状态既不是触发器定义的状态1，也不是规定的状态0，且当R和S同时变为1以后，无法断定触发器是处在1的状态还是处在0的状态。 为了区别于稳定的状态1，用符号“1”来表示。因为这种状态是触发器工作的非正常状态，是不允许出现的。
基本RS触发器除了可由与非门组成外，还可以由或非门来组成，由或非门组成的RS触。
12.1.2 主从 RS触发器及主从 JK触发器 基本RS触发器的输入信号直接加在输出门电路的输入端，在输入信号存在期间，触发器的输出状态Q直接受输入信号的控制，所以基本RS触发器又称为直接复位、置位触发器。直接复位、置位触发器不仅抗干扰能力差，而且不能实施多个触发器的同步工作。为了解决多个触发器同步工作的问题，发明了同步触发器。 在触发器的输入端引入脉冲方波信号作为同步控制信号，通常称为时钟脉冲或时钟信 号，简称时钟，用字母CP（Clock Pulse）来表示，也称为CP控制端。 1.主从 RS触发器
主从RS触发器的动作特点是： 在CP信号为高电平1时，主触发器的输入控制门 G1和 G2打开，输入的RS信号可以使主触发器的输出状态发生变化；因为从触发器的输入控制门是低电平受限的，所以从触发器的输入控制门 G5和 G6关闭，主触发器的输出信号Q′和Q不能输入从触发器，因而不能使从触发器的状态发生变化，从触发器保持原态。 当CP信号从高电平1跳变到低电平0时，CP信号将产生一个脉冲下降沿信号。当脉 冲下降沿信号到来以后，主触发器的输入控制门G1和 G2关闭， RS信号不能输入主触发 器，因而不能使主触发器的状态发生变化，主触发器保持脉冲下降沿到来时刻的信号Q′和Q；从触发器的输入控制门G5和 G6打开，主触发器的输出信号Q′和Q输入从触发器，使从触发器的状态发生变化。 上面所描述的主从RS触发器的动作特点，说明主从RS触发器中从触发器的输出状态是主触发器输出的延迟。 根据特性表可得主从RS触发器的特性方程为
触发器的输出有0和1两个稳定状态，规定在小圆圈内标注0表示触发器的状态0，在小圆圈内标注1表示触发器的状态1，并用箭头表示触发器状态转换的过程，箭头旁边的式子表示触发器状态转换的条件。根据这些规定制作的触发器状态转换的过程图称为触发器的状态转换图。 主从RS触发器的时序图
2.主从JK触发器
n1nQRSQ0RS 主从JK触发器的特性方程为（时钟脉冲下降沿有效） 主从JK触发器的状态转换图 主从JK触发器的时序图
12.1.3 D触发器 nnnQKQJQ1 因电路中只有一个输入端D，所以该触发器又称为D触发器。D触发器也是一个主从触发器。 触发器的状态转换图
D触发器的时序图
DQn1【重点】 时序逻辑电路的分析方法及电路分析。 【难点】
时序逻辑电路的分析。 12.2 时序逻辑电路分析 12.2.1 时序逻辑电路的基本分析方法 一般分析时序逻辑电路时给定的是时序逻辑电路，待求的是状态表、特性表、状态图或时序图。分析时序逻辑电路的目的是确定已知电路的逻辑功能和工作特点。具体步骤如下 （1）写出方程 根据给定的时序逻辑电路图写出电路中各触发器的时钟方程、驱动方程和输出方程。 时钟方程：时序逻辑电路中各触发器CP脉冲的逻辑关系。 驱动方程：序逻辑电路中各触发器输入信号之间的逻辑关系。 输出方程：时序逻辑电路输出方程。 （2）求状态方程 把驱动方程代入相应触发器的特性方程，即可求出时序逻辑电路的状态方程，也就是各个触发器次态输出的逻辑表达式。 （3）进行计算 把电路输入和现态的各种可能取值，代入输出方程和状态方程进行计 算，求出相应的输出和次态。 （4）画出状态图或列出特性表，画出时序图 状态转换是由现态转换到次态；输出是现态和输入的函数；只有当CP触发沿到 来时才会更新状态。 （5）电路功能说明 说明电路的逻辑功能，或结合时序图说明时钟脉冲与输入、输出及 内部变量之间的时间关系。 12.2.2 时序逻辑电路分析举例 【例】 分析图示的时序逻辑电路。 （1）写出方程。 各触发器的触发时钟是相同的
（2）求状态方程 JK触发器的特性方程为 将驱动方程分别代入特性方程，即可得
（3）进行计算 依次假设电路的现态，分别代入状态方程和输出方程进行计算，求出相应的次态和输出。
（4）画出状态图和时序图
n1nQKQJQn2n0n2n0n2n00n001n0QQQQQQKQJQn0n1n0n1n0n11n111n1QQQQQQKQJQn1n2n1n2n1n22n221n2QQQQQQKQJQ
n0n1n2QQQYn20QJn
20QK
n01QJn
01QK
n12QJn
12QK （5）有效状态、有效循环、无效状态、无效循环、能自启动和不能自启动的概念 在时序逻辑电路中，凡是被利用的状态都称为有效状态。凡是有效状态形成的循环都 称为有效循环。
在时序逻辑电路中，凡是没有被利用的状态都称为无效状态。如果无效状态形成了循 环，这种循环就称为无效循环。在时序逻辑电路中，虽然存在无效状态，但它们没有形成循环，这样的时序逻辑电路称为能自启动的时序逻辑电路。若既有无效状态存在，它们之间又形成了循环，这样的时序逻辑电路称为不能自启动的时序逻辑电路。本例中的电路就不能自启动，即启动后可能进入无效循环中工作，而不能自动进入有效循环中。 【重点】 数据寄存器、移位寄存器功能、集成寄存器功能及应用。 【难点】 集成寄存器功能及应用。
12.3 寄存器 可以寄存二进制码的器件称为寄存器。 12.3.1 数据寄存器 根据D触发器的逻辑功能可知，寄存器可以由D触发器组成。 为了提高使用的灵活性，在寄存器的集成电路中都有附加的控制信号输入端，这些控制信号输入端主要有异步置0、输出三态控制和移位等功能。
12.3.2 移位寄存器 具有移位功能的寄存器称为移位寄存器。 移位寄存器除了可以实现寄存数据的功能外，还可实现串、并行数据的转换。 将一列串行数据1101从移位寄存器的数据信号输入端D输入，在触发脉冲的作用下，串行数据逐个输入移位寄存器，经四个触发脉冲以后，四位串行数据全部输入移位寄存器，移位寄存器内四个触发器 FF3、FF2、FF1、FF0的状态信号输出端的信号Q3Q2Q1Q0 =1101，是一个并行的输出数据。再输出四个触发脉冲，并行数据1101又从移位寄存器的数据信号输出端Y以串行数据的形式输出。 12.3.3 集成寄存器 为了便于扩展移位寄存器的功能和提高使用的灵活性，集成电路的移位寄存器产品通常附加有左、右移位控制，并行数据输入，保持和复位等功能控制输入端。74LS194是双向四位TTL型集成移位寄存器，具有双向移位、并行输入、保持数据和清除数据等功能。 【重点】 常用计数器功能；计数器同步、异步，置数、置0的意义和用法；用集成计数器构成任意进制计数器。 【难点】 用集成计数器构成任意进制计数器。
12.4 计数器 计数器按计数脉冲是否同时加在各触发器的时钟脉冲输入端可分为同步、异步计数器；按计数过程中数是增加还是减少可分为加法、减法和可逆计数器；按计数器中数的编码方式可分为二进制、十进制和 N进制计数器。 ； 12.4.1 二进制计数器 JK触发器组成的异步二进制加法。 将JK触发器的输入端悬空，相当于J=K=1，计数输入端每接收到一个时钟脉冲，触发器就翻转一次；低位触发器每翻转两次，高位触发器翻转一次，即计两个数就产生一个进位脉冲。设四个JK触发器的初态均为0，计数器状态为0000。第一个计数脉冲下降沿到来时，触发器 FF0翻转为1，其输出端Q0由低电平变为高电平，因而触发器 FF1不会翻转，计数器状态为0001。第二个计数脉冲下降沿到来时，FF 0翻转为0，Q0输出的负跳变（由1变0）使 FF1翻转为1，Q1由低电平变成高电平，不会引起触发器 FF 2翻转，触发器；FF3也不会翻转，计数器状态为0010。第三个计数脉冲下降沿到来时，FF0翻转为1，FF1、FF2、FF3都不翻转，计数器状态为0011。第四个计数脉冲下降沿到来时，FF0翻转为0，使 FF1也翻转，FF1翻转成0后又使 FF2翻转成1，FF3不翻转，计数器状态为0100。如此继续下去，第一位Q0每累计一个数，状态变一次；第二位Q1每累计两个数，状态变一次；第三位Q 2每累计四个数，状态变一次；第四位Q3每累计八个数，状态变一次。
