一种新颖的DDR3读写分离与眼图测试方法

基于DDR3-SDRAM的图像采集与显示系统陈一波;杨玉华;王红亮;邸丽霞;彭晴晴;王朝杰【摘要】为了改善运动目标拖影现象和满足高分辨率实时图像显示的要求,设计了一种基于DDR3-SDRAM的图像采集系统.系统以FPGA为控制核心,前端采用500万级摄像头OV5640完成图像采集,利用单颗粒DDR3-SDRAM通过分区缓存以及乒乓操作实现数据高效缓存.实验结果表明单颗粒DDR3-SDRAM通过合理分区以及乒乓操作可以有效提高缓存效率,极大程度上改善了缓存速率不足导致的运动目标拖影现象,实现了高分辨率实时图像显示的要求.%In order to refine the moving target ghosting phenomenon and meet the requirements of high-resolution real-time image display,a kind of image acquisition system is designed based on DDR3-SDRAM.System with FPGA as control core,in the front end with the help of image acquisition of camera OV5640,uses the single particle DDR3 SDRAM-through the partition and ping-pong operation to realizes efficient data cache.The experimental results show that the single particle DDR3-SDRAM by reasonable partition and ping-pong operation can effectively improve the efficiency of cache,largely improve moving target ghosting phenoenon caused by inadequate cache rate,and realize the request of the high-resolution real-time image display.【期刊名称】《电子器件》【年(卷),期】2017(040)003【总页数】6页(P702-707)【关键词】DDR3-SDRAM;图像采集;DVI接口;乒乓操作【作者】陈一波;杨玉华;王红亮;邸丽霞;彭晴晴;王朝杰【作者单位】中北大学电子测试技术重点实验室,太原 030051;中北大学电子测试技术重点实验室,太原 030051;中北大学电子测试技术重点实验室,太原 030051;北方自动控制技术研究所,太原 030006;北方自动控制技术研究所,太原 030006;中北大学电子测试技术重点实验室,太原 030051【正文语种】中文【中图分类】TN95图像数字化处理广泛应用于航天、军事、医学和农业等领域,而图像采集系统是图像数字化处理的基础[1]。

DDR3 测试指导DDR3 的读写操作区别：读操作时，DQS信号的边沿与DQ信号同沿（边沿对齐），用DQS的前导码触发（两个周期宽度）；写操作时，DQS信号的边沿与DQ信号的中心对齐，用ODT下降沿触发，读操作用DQS触发1、DDR3 测试关于过冲的规定（a）地址、控制信号的过冲定义：VDD=1.5V 地址控制钱最大电压值高电平Vmax= VDD + 0.4V，低电平Vmin = VDD - 0.4V 绿色区域过冲，只要过冲面积不超，可以接受。

（b）时钟、数据信号的过冲定义：1、DDR3 Slew Rate2、单端信号：3 、差分信号如下：4、差分信号交叉点：（CK&DQS）两个4G单端探头测试。

5、斜率的测量：（差分信号CK & DQS）用差分探头测量。

6、地址控制建立时间，保持时间的确定数据的建立保持时间7、地址数据建立、保持时间的量取Address / Command Setup, Hold and Derating (Cont’d)Vih(dc),Vil(dc) = VREF +- 150mvVin(ac),Vil(ac) = VREF +- 175mvCK 与DQS 时序tDSS 建立时间，量取DQS的下降沿Vil(ac) 到CK 上升沿Vref 的时间；tDSH 保持时间，量取CK的上升沿Vref 到DQS的Vih(ac)的下降沿时间；tDQSS 量取DQS上升沿的Vref到CK上升沿的Vref 时间。

DQS前导RESET 复位信号3.3 RESET and Initialization Procedure3.3.1 Power-up Initialization SequenceThe following sequence is required for POWER UP and Initialization.1. Apply power (RESET# is recommended to be maintained below 0.2 x VDD; all other inputs may beundefined). RESET# needs to be maintained for minimum 200 us with stable power. CKE is pulled“Low” anytime before RESET# being de-asserted (min. time 10 ns). The power voltage ramp timebetween 300 mv to VDDmin must be no greater than 200 ms; and during the ramp, VDD > VDDQ and(VDD - VDDQ) < 0.3 volts.• VDD and VDDQ are driven from a single power converter output, AND• The voltage levels on all pins other than VDD, VDDQ, VSS, VSSQ must be less than or equal toVDDQ and VDD on one side and must be larger than or equal to VSSQ and VSS on the other side.In addition, VTT is limited to 0.95 V max once power ramp is finished, AND• Vref tracks VDDQ/2.OR• Apply VDD without any slope reversal before or at the same time as VDDQ.• Apply VDDQ without any slope reversal before or at the sam e time as VTT & Vref.• The voltage levels on all pins other than VDD, VDDQ, VSS, VSSQ must be less than or equal toVDDQ and VDD on one side and must be larger than or equal to VSSQ and VSS on the other side.2. After RESET# is de-asserted, wait for another 500 us until CKE becomes active. During this time, theDRAM will start internal state initialization; this will be done independently of external clocks.3. Clocks (CK, CK#) need to be started and stabilized for at least 10 ns or 5 tCK (which is larger) beforeCKE goes active. Since CKE is a synchronous signal, the corresponding set up time to clock (tIS) mustbe met. Also, a NOP or Deselect command must be registered (with tIS set up time to clock) beforeCKE goes active. Once the CKE is registered “High” after Reset, CKE needs to be continuously registered“High” until the initialization sequence is finished, including expiration of tDLLK and tZQinit.4. The DDR3 SDRAM keeps its on-die termination in high-impedance state as long as RESET# isasserted. Further, the SDRAM keeps its on-die termination in high impedance state after RESET#deassertion until CKE is registered HIGH. The ODT input signal may be in undefined state until tISbefore CKE is registered HIGH. When CKE is registered HIGH, the ODT input signal may be staticallyheld at either LOW or HIGH. If RTT_NOM is to be enabled in MR1, the ODT input signal must be statically held LOW. In all cases, the ODT input signal remains static until the power up initializationsequence is finished, including the expiration of tDLLK and tZQinit.5. After CKE is being registered high, wait minimum of Reset CKE Exit time, tXPR, before issuing thefirst MRS command to load mode register. (tXPR=max (tXS ; 5 x tCK)6. Issue MRS Command to load MR2 with all application settings. (To issue MRS command for MR2,provide “Low” to BA0 and BA2, “High” to BA1.)7. Issue MRS Command to load MR3 with all application settings. (To issue MRS command for MR3,provide “Low” to BA2, “High” to BA0 and BA1.)8. Issue MRS Command to load MR1 with all application settings and DLL enabled. (To issue "DLLEnable" command, provide "Low" to A0, "High" to BA0 and "Low" to BA1 – BA2).9. Issue MRS Command to load MR0 with all application settings and “DLL reset”. (To issue DLL resetcommand, provide "High" to A8 and "Low" to BA0-2).10. Issue ZQCL command to starting ZQ calibration.11. Wait for both tDLLK and tZQinit completed.12. The DDR3 SDRAM is now ready for normal operation.。

一种新颖的DDR3读写分离与眼图测试方法【摘要】DDR3器件广泛应用于各种设备的单板，而在实际调试与测试中，DDR3的读写时序测试是非常复杂的也是最为耗时的。

本文比较各种读写分离方法优劣点及使用场合，通过分析DDR3读写时序的特点，利用ODT及读写前导码的时序关系，使用力科示波器特有的级联Cascaded触发功能，提出一种较为新颖的DDR3的读写分离的眼图测试方法。

【关键词】DDR3，读写，ODT，时序，前导码，级联触发，眼图【背景】DDR3信号级测试主要包括电源测试、时钟信号测试、地址控制信号测试以及数据读写测试。

前三种测试较为简单，数据读写测试主要难点在于由于DQS与DQ是双向的，数据的读操作和写操作同时出现在数据线上，仅仅从DQS与DQ比较难以区分哪些读数据，哪些是写数据。

目前有一些方法可以测试读写时序眼图。

（1）读操作代码或写操作代码。

软件提供单独连续读的或连续写的代码，硬件测试时，通过命令方式分别测试读时序或写时序，但是这需要软件开发专门的版本，耗时费力。

（2）引入逻辑分析仪，逻辑分析仪具有通道多，逻辑触发等优点，可以用在DDR读写分离测试中，但是由于需要多通道输入，且不能准确实时地显示眼图，应用并不广泛。

（3）专用DDR分析软件，目前主流实时示波器厂家都提供DDR自动测试软件，能自动将读写信号分离，如力科公司的QPHY-DDR3，安捷伦公司的N5413A DDR3选件，泰克公司的DDRA和DPOJET。

这些软件一定程度上支持自动分离读写，但是由于操作不方便，测试通用性也不好，另外，除了示波器和专用探头外，还需要单独购买此选件，增加预算成本，实际应用不多。

那么，能否仅仅通过信号本身的特点实现读写分离，并生成眼图呢？【DDR3读写时序】首先，我们看看DDR3的读时序和写时序差异在哪里，以标准《JESD79-3C DDR3 SDRAM STANDARD.pdf》中时序图及时序参数为例。

图1 DDR3 读时序与写时序（上图为DDR3的读时序，下图为DDR3的写时序）由图1可见，DDR3读写时序最大的差异在于，读操作时，DQS信号的边沿在时序上与DQ的信号边沿对齐，写操作时，DQS信号的边沿与DQ信号的中心对齐，看起来差异明显，但是这个区别不能够用来作为分离读写的触发条件，只能作为验证读写操作。

DDR2/3信号和协议测试分析方案－BJLK目前在计算机主板和各种嵌入式的应用中，DDR3已经逐渐要取代DDR2成为市场的主流。

DDR3相对于DDR2的主要优势再有更高的数据速率和更低的功耗，例如DDR2的数据速率最高到800MT/s，DDR3的最高数据速率可以到1600MT/s，而在有些嵌入式的应用中还有可能使用更高速率，因此对于设计和测试都提出了更高的要求。

DDR2/3信号测试分析方案为了进行可靠的探测，对于示波器器和探头的要求也非常高。

对于DDR3的信号，由于JEDEC 没有给出信号上升/下降时间的参数，因此用户只有根据使用芯片的实际最快上升/下降时间来估算需要的示波器带宽，对于DDR3的信号，20 - 80%的上升时间大约在80~120ps左右。

对于传统的高斯频响的示波器，为了保证测量精度，通常需要示波器带宽是被测信号带宽的3～5倍，而对于Agilent 的90000系列示波器，由于其优异的类似砖墙的频响特性，可以保证带内比较好的平坦度，因此可以使用以下公式： Scope bandwidth required = 1.4x maximum signal frequency for 3% accuracy measurements Scope bandwidth required = 1.2x maximum signal frequency for 5% accuracy measurements Scope bandwidth required = 1.0x maximum signal frequency for 10% accuracy measurements 根据这个公式计算出来的示波器带宽通常都在4~8GHz，因此对于DDR3信号的测试，通常推荐的示波器和探头的带宽在8GHz 。

对于DDR2和DDR3信号的测试，除了我们所熟知的双边沿采样以外，最主要的挑战在于2个方面，第一是如何进行读写信号的分离，第二是JEDEC 规定了很多DDR3的参数，如何进行方便可靠的测量。