数电实验一实验报告

一、实验目的1. 理解数字电路的基本概念和基本原理。

2. 掌握数字电路中常用逻辑门电路的功能和特性。

3. 学会使用数字电路实验箱进行基本实验操作。

4. 培养动手实践能力和分析问题、解决问题的能力。

二、实验原理数字电路是由逻辑门电路组成的，用于处理数字信号的电路。

逻辑门电路是数字电路的基本单元，包括与门、或门、非门、异或门等。

本实验主要涉及以下逻辑门电路：1. 与门（AND Gate）：只有当所有输入信号都为高电平时，输出信号才为高电平。

2. 或门（OR Gate）：只要有一个输入信号为高电平，输出信号就为高电平。

3. 非门（NOT Gate）：输入信号为高电平时，输出信号为低电平；输入信号为低电平时，输出信号为高电平。

4. 异或门（XOR Gate）：只有当输入信号不同时，输出信号才为高电平。

三、实验仪器与设备1. 数字电路实验箱2. 电源3. 逻辑开关4. 测试灯5. 连接线四、实验步骤1. 与门实验：- 将与门输入端连接到逻辑开关。

- 通过逻辑开关控制输入信号，观察输出信号的变化。

- 记录实验数据，分析实验结果。

2. 或门实验：- 将或门输入端连接到逻辑开关。

- 通过逻辑开关控制输入信号，观察输出信号的变化。

- 记录实验数据，分析实验结果。

3. 非门实验：- 将非门输入端连接到逻辑开关。

- 通过逻辑开关控制输入信号，观察输出信号的变化。

- 记录实验数据，分析实验结果。

4. 异或门实验：- 将异或门输入端连接到逻辑开关。

- 通过逻辑开关控制输入信号，观察输出信号的变化。

- 记录实验数据，分析实验结果。

五、实验结果与分析1. 与门实验：- 输入信号均为高电平时，输出信号为高电平。

- 至少有一个输入信号为低电平时，输出信号为低电平。

2. 或门实验：- 至少有一个输入信号为高电平时，输出信号为高电平。

- 输入信号均为低电平时，输出信号为低电平。

3. 非门实验：- 输入信号为高电平时，输出信号为低电平。

姓名：谭国榕班级：12电子卓越学号：201241301132实验一逻辑门电路的研究一、任务1．熟悉实验室环境及实验仪器、设备的使用方法。

2．掌握识别常用数字集成电路的型号、管脚排列等能力。

3．熟悉74 LS系列、CMOS 4000B系列芯片的典型参数、输入输出特性。

4．掌握常规数字集成电路的测试方法。

二、实验设备及芯片双踪示波器（DF4321C）1台信号发生器（DF1641B1）1台数字万用表（UT58B）一台数电实验箱1个（自制）芯片2个：74LS04 CD4069 。

三、实验内容1.查阅芯片的PDF文件资料，分清管脚名与逻辑功能的对应关系及对应的真值表。

74LS04：CD4069：2．静态测试验证6非门74LS04、4069逻辑功能是否正常，并用数字万用表测量空载输出的逻辑电平值（含高、低电平）。

结论：由表格可以看出，CD4069输出的高电平比74LS04高，输出的低电平比74LS04低，所以CD4069的噪声容限相对于74LS04来说较大，故其抗干扰能力强。

3．动态测试测逻辑门的传输延迟时间：将74LS04、4069中的6个非门分别串接起来，将函数发生器的输出调为方波，对称，幅度：0－5V，单极性，加至第一个门的输入端，并用示波器的通道1观察；用示波器的通道2观察最后一个非门的输出信号，对比输入输出波形以及信号延迟时间。

调节方波信号：74LS04输出延迟特性：CD4069输出延迟特性：输出延迟时间的实验数据表：结论：74LS04的输出延迟比CD4069的输出延迟要短，说明前者的工作速度比后者快。

4．观察电压传输特性用函数发生器的输出单极性的三角波，幅度控制在5伏，用示波器的X-Y 方式测量TTL 、CMOS 逻辑门的传输特性，记录波形并对TTL 、CMOS 两种类型电路的高电平输出电压、低电平输出电压以及噪声容限等作相应比较。

(1) 调节函数发生器的输出：单极性三角波，对称，幅度：5V ，频率：500Hz ，从函数发生 器的下部50Ω输出端输出信号； 如图：(2) 扫描方式改为X-Y ，CH1、CH2 接地，调光标使其处于左下角附近；(3) CH1 用 2.0V/DIV （DC ），接函数发生器输出（即非门的输入）；CH2 用 0.2V/DIV （DC ），接非门输出。

一、实验目的1. 理解数字电路的基本组成和工作原理；2. 掌握常用数字电路元器件的识别和测试方法；3. 培养数字电路设计和分析能力；4. 熟悉数字电路实验仪器的使用方法。

二、实验内容1. 逻辑门电路实验：包括与门、或门、非门、异或门等；2. 组合逻辑电路实验：包括编码器、译码器、数据选择器等；3. 时序逻辑电路实验：包括触发器、计数器、寄存器等；4. 数字电路仿真实验：使用Multisim软件进行数字电路仿真。

三、实验原理1. 逻辑门电路：逻辑门电路是数字电路的基本单元，根据输入信号的逻辑关系，输出相应的逻辑信号。

常见的逻辑门电路有与门、或门、非门、异或门等。

2. 组合逻辑电路：组合逻辑电路由逻辑门电路组成，其输出仅与当前输入信号有关，与电路历史状态无关。

常见的组合逻辑电路有编码器、译码器、数据选择器等。

3. 时序逻辑电路：时序逻辑电路由触发器组成，其输出不仅与当前输入信号有关，还与电路历史状态有关。

常见的时序逻辑电路有触发器、计数器、寄存器等。

四、实验步骤1. 逻辑门电路实验：（1）搭建与门、或门、非门、异或门等逻辑门电路；（2）观察输入信号与输出信号之间的关系，验证逻辑门电路的功能；（3）测试逻辑门电路的延迟时间。

2. 组合逻辑电路实验：（1）搭建编码器、译码器、数据选择器等组合逻辑电路；（2）观察输入信号与输出信号之间的关系，验证组合逻辑电路的功能；（3）测试组合逻辑电路的延迟时间。

3. 时序逻辑电路实验：（1）搭建触发器、计数器、寄存器等时序逻辑电路；（2）观察输入信号、时钟信号与输出信号之间的关系，验证时序逻辑电路的功能；（3）测试时序逻辑电路的延迟时间。

4. 数字电路仿真实验：（1）使用Multisim软件搭建数字电路；（2）设置输入信号和时钟信号，观察输出信号的变化；（3）分析仿真结果，验证数字电路的功能。

五、实验结果与分析1. 逻辑门电路实验：实验结果表明，与门、或门、非门、异或门等逻辑门电路能够实现预期的逻辑功能。

实验一门电路逻辑功能及测试一、实验目的1、熟悉门电路逻辑功能。

2、熟悉数字电路学习机及示波器使用方法。

二、实验仪器及材料1、双踪示波器2、器件74LS00 二输入端四与非门2片74LS20 四输入端双与非门1片74LS86 二输入端四异或门1片74LS04 六反相器1片三、预习要求1、复习门电路工作原理相应逻辑表达示。

2、熟悉所有集成电路的引线位置及各引线用途。

3、了解双踪示波器使用方法。

四、实验内容实验前按学习机使用说明先检查学习机是否正常，然后选择实验用的集成电路，按自己设计的实验接线图接好连线，特别注意Vcc及地线不能接错。

线接好后经实验指导教师检查无误方可通电。

试验中改动接线须先断开电源，接好线后在通电实验。

1、测试门电路逻辑功能。

（1）选用双输入与非门74LS20一只，插入面包板，按图连接电路，输入端接S1~S4(电平开关输入插口)，输出端接电平显示发光二极管（D1~D8任意一个）。

（2）将电平开关按表1.1置位，分别测出电压及逻辑状态。

（表1.1）2、异或门逻辑功能测试（1）选二输入四异或门电路74LS86，按图接线，输入端1﹑2﹑4﹑5接电平开关，输出端A﹑B﹑Y接电平显示发光二极管。

（2）将电平开关按表1.2置位，将结果填入表中。

表 1.23、逻辑电路的逻辑关系（1）选用四二输入与非门74LS00一只，插入面包板，实验电路自拟。

将输入输出逻辑关系分别填入表1.3﹑表1.4。

（2）写出上面两个电路的逻辑表达式。

表1.3 Y=A ⊕B表1.4 Y=A ⊕B Z=AB 4、逻辑门传输延迟时间的测量用六反相器（非门）按图1.5接线，输80KHz 连续脉冲，用双踪示波器测输入，输出相位差，计算每个门的平均传输延迟时间的tpd 值 ： tpd=0.2μs/6=1/30μs 5、利用与非门控制输出。

选用四二输入与非门74LS00一只，插入面包板，输入接任一电平开关，用示波器观察S 对输出脉冲的控制作用:一端接高有效的脉冲信号，另一端接控制信号。

一，实验结果分析实验一：Quartus II 原理图输入法设计（2）实验名称：设计实现全加器实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

原理图：仿真波形图：仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。

输出s代表本位和，输出co代表向高位的进位。

可得真值表为：实验三：用VHDL设计与实现时序逻辑电路（3）实验名称：连接8421计数器，分频器和数码管译码器实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。

VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity div isport(clk1 : in std_logic;clk_out : out std_logic);end;architecture d of div issignal cnt : integer range 0 to 12499999;signal clk_tmp : std_logic;beginprocess(clk1)beginif (clk1'event and clk1='1') thenif cnt=12499999 thencnt<=0;clk_tmp<= not clk_tmp;elsecnt<=cnt+1;end if;end if;end process;clk_out<=clk_tmp;end;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 ISPORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END count10;ARCHITECTURE count OF count10 ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk2,clear2)BEGINIF clear2='1' THEN q_temp<="0000";ELSIF (clk2'event AND clk2='1') THENIF q_temp="1001" THENq_temp<="0000";ELSEq_temp<=q_temp+1;END IF;END IF;END PROCESS;q<=q_temp;END count;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY seg7 ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );END seg7;ARCHITECTURE show OF seg7 ISBEGINPROCESS(a)BEGINCASE a ISWHEN"0000"=>b<="1111110";WHEN"0001"=>b<="0110000";WHEN"0010"=>b<="1101101";WHEN"0011"=>b<="1111001";WHEN"0100"=>b<="0110011";WHEN"0101"=>b<="1011011";WHEN"0110"=>b<="1011111";WHEN"0111"=>b<="1110000";WHEN"1000"=>b<="1111111";WHEN"1001"=>b<="1111011";WHEN OTHERS=>B<="0000000";END CASE;END PROCESS;cat1<="111011";END show;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jishuqi8421 isport(clk,clear:IN STD_LOGIC;cout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end jishuqi8421;architecture ji of jishuqi8421 iscomponent div25mport(clk1 : in std_logic;clk_out : out std_logic);end component;component count10PORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); end component;component seg7PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end component;signal c:std_logic;signal d:std_logic_vector(3 downto 0);beginu1:div port map(clk1=>clk,clk_out=>c);u2:count10 port map(clk2=>c,clear2=>clear,q=>d); u3:seg7 port map(a=>d,b=>cout,cat1=>cat);end ji;仿真波形图：（由于实际使用的50000000分频不方便仿真，仿真时使用12分频）仿真波形图分析：每隔12个时钟信号计数器的值会增加1，直到计数器的值为9时，再次返回0计数。

一、实验目的1. 理解和掌握数字电路的基本原理和设计方法。

2. 培养动手能力和实验技能。

3. 提高分析问题和解决问题的能力。

二、实验原理数字电路是一种以二进制为基础的电路，其基本元件是逻辑门和触发器。

本实验主要涉及以下几种逻辑门：与门、或门、非门、异或门、同或门、与非门、或非门等。

1. 与门（AND Gate）：当所有输入端都为高电平时，输出才为高电平。

2. 或门（OR Gate）：当至少一个输入端为高电平时，输出为高电平。

3. 非门（NOT Gate）：对输入信号取反。

4. 异或门（XOR Gate）：当输入端信号不同时，输出为高电平。

5. 同或门（NOR Gate）：当输入端信号相同时，输出为高电平。

6. 与非门（NAND Gate）：与门和非门的组合。

7. 或非门（NOR Gate）：或门和非门的组合。

三、实验器材1. 数字电路实验箱2. 逻辑门芯片3. 电源4. 连接线5. 测试仪器四、实验步骤1. 组成基本逻辑门电路：根据实验原理，搭建与门、或门、非门、异或门、同或门、与非门、或非门等基本逻辑门电路。

2. 测试电路功能：使用测试仪器对搭建的电路进行测试，验证电路是否满足基本逻辑功能。

3. 组成组合逻辑电路：根据实验要求，搭建组合逻辑电路，如全加器、半加器、译码器、编码器等。

4. 测试组合逻辑电路：使用测试仪器对搭建的组合逻辑电路进行测试，验证电路是否满足设计要求。

5. 组成时序逻辑电路：根据实验要求，搭建时序逻辑电路，如触发器、计数器、寄存器等。

6. 测试时序逻辑电路：使用测试仪器对搭建的时序逻辑电路进行测试，验证电路是否满足设计要求。

五、实验结果与分析1. 基本逻辑门电路测试结果：根据测试数据，搭建的与门、或门、非门、异或门、同或门、与非门、或非门等基本逻辑门电路均满足设计要求。

2. 组合逻辑电路测试结果：根据测试数据，搭建的全加器、半加器、译码器、编码器等组合逻辑电路均满足设计要求。

一、实验名称1. 实验一QuartusⅡ原理图输入法设计与实现2. 实验二用VHDL设计与实现组合逻辑电路（一）3. 实验三用VHDL设计与实现时序逻辑电路（二）4.实验四用VHDL设计与实现时序逻辑电路（三）(数码管动态扫描控制器)二、实验任务要求1.实验一:○1用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元；○2用上面生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号；○3用3线-8线译码器（74LS138）和逻辑门设计实现函数F=CBA+CBA+CBA+CBA，仿真验证其功能，并下载到实验班测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号；2.实验二：○1用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个…1‟时，输出为…1‟，否则输出为…0‟，仿真验证其功能，并下载到实验板测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号；○2用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号；○3用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能，并下载到实验班测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号；3.实验三：○1用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器。

要求在Quartus Ⅱ平台上设计程序并仿真验证设计；○2用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能，并下载到实验板测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号；○3将分频器、8421十进制计数器、数码管译码器3个电路进行连接并下载测试。

4.实验四：○1用VHDL语言设计并实现六个数码管串行扫描电路，要求同时显示0、1、2、3、4、5这6个不同的数字图形到6个数码管上，仿真验证其功能，并下载到实验板测试；（必做）○2用VHDL语言设计并实现六个数码管循环左滚动，时钟点亮6个数码管，坐出右进，状态为：012345→123450→234501→345012→450123→501234→012345；（选做）○3用VHDL语言设计并实现六个数码管向左滚动，用全灭的数码管填充右边，直至全部变灭，然后再一次从右边一个一个地点亮。

数电实验报告实验一心得引言本实验是数字电路课程的第一次实验，旨在通过实际操作和观察，加深对数字电路基础知识的理解和掌握。

本次实验主要涉及布尔代数、逻辑门、模拟开关和数字显示等内容。

在实验过程中，我对数字电路的原理和实际应用有了更深入的了解。

实验一：逻辑门电路的实验实验原理逻辑门是数字电路中的基本组件，它能够根据输入的布尔值输出相应的结果。

常见的逻辑门有与门、或门、非门等。

本次实验主要是通过搭建逻辑门电路实现布尔函数的运算。

实验过程1. 首先，我按照实验指导书上的电路图，使用示波器搭建了一个简单的与门电路。

并将输入端连接到两个开关，输出端连接到示波器，以观察电路的输入和输出信号变化。

2. 其次，我打开示波器，观察了两个开关分别为0和1时的输出结果。

当两个输入均为1时，示波器上的信号为高电平，否则为低电平。

3. 我进一步观察了两个开关都为1时的输出信号波形。

通过示波器上的脉冲信号可以清晰地看出与门的实际运行过程，验证了实验原理的正确性。

实验结果和分析通过本次实验，我成功地搭建了一个与门电路，并观察了输入和输出之间的关系。

通过示波器上的信号波形，我更加直观地了解了数字电路中布尔函数的运算过程。

根据实验结果和分析，我可以总结出：1. 逻辑门电路可以根据布尔函数进行输入信号的运算，输出相应的结果。

2. 在与门电路中，当输入信号均为1时，输出信号为1，否则为0。

3. 示例器可以实时显示电路的输入和输出信号波形，方便实验者观察和分析。

结论通过本次实验，我对数字电路的基本原理和逻辑门电路有了更深刻的理解。

我学会了如何搭建逻辑门电路，并通过示波器观察和分析输入和输出信号的变化。

这对我进一步理解数字电路的设计和应用具有重要意义。

通过实验，我还锻炼了动手操作、实际观察和分析问题的能力。

实验过程中，需要认真对待并细致观察电路的运行情况，及时发现和解决问题。

这些能力对于今后的学习和研究都非常重要。

总之，本次实验让我更好地理解了数字电路的基本原理和应用，提高了我的实验能力和观察分析能力。

数电实验报告(含实验内容)班级：专业：姓名：学号：实验一用与非门构成逻辑电路一、实验目的1、熟练掌握逻辑电路的连接并学会逻辑电路的分析方法2、熟练掌握逻辑门电路间的功能变换和测试电路的逻辑功能二、实验设备及器材KHD-2 实验台集成 4 输入2 与非门74LS20集成 2 输入4 与非门74LS00 或CC4011三、实验原理本实验用的逻辑图如图 2-1 所示图1-1图1-1四、实验内容及步骤1、用与非门实现图1-1电路，测试其逻辑功能，将结果填入表1-1中，并说明该电路的逻辑功能。

2、用与非门实现图1-1电路，测试其逻辑功能，将结果填入表1-2中，并说明该电路的逻辑功能。

3、用与非门实现以下逻辑函数式，测试其逻辑功能，将结果填入表1-3中。

Y(A,B,C)=A’B+B’C+AC班级：专业：姓名：学号：五、实验预习要求1、进一步熟悉 74LS00、74LS20 和CC4011 的管脚引线2、分析图 1-1 (a)、的逻辑功能，写出逻辑函数表达式，并作出真值表。

六、实验报告1、将实验数据整理后填入相关的表格中2、分别说明各逻辑电路图所实现的逻辑功能A B C Z A B C Y表1-1 表1-2A B C Y 表1-3班级：专业：姓名：学号：实验二组合逻辑电路的设计与测试一、实验目的1、掌握组合逻辑电路的设计与测试方法2、进一步熟悉常用集成门电路的逻辑功能及使用二、实验设备及器材KHD-2 实验台4 输入2 与非门74LS202 输入4 与非门74LS00 或CC4011三、实验原理使用中、小规模集成电路来设计组合电路是最常见的逻辑电路的设计方式。

设计组合电路的一般步骤如图2-1 所示。

图 2-1 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表。

然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。

并按实际选用逻辑门的类型修改逻辑表达式。

根据简化后的逻辑表达，画出逻辑图，用标准器件构成逻辑电路。

数电实验报告实验目的：本实验旨在通过实际操作，加深对数电原理的理解，掌握数字电子技术的基本原理和方法，培养学生的动手能力和实际应用能力。

实验仪器和设备：1. 示波器。

2. 信号发生器。

3. 逻辑分析仪。

4. 电源。

5. 万用表。

6. 示教板。

7. 电路元件。

实验原理：数电实验是以数字电子技术为基础，通过实验操作来验证理论知识的正确性。

数字电子技术是一种以数字信号为工作对象，利用电子器件实现逻辑运算、数字存储、数字传输等功能的技术。

本次实验主要涉及数字逻辑电路的设计与实现，包括基本逻辑门的组合、时序逻辑电路、触发器等。

实验内容：1. 实验一，基本逻辑门的实验。

在示教板上搭建与非门、或门、与门、异或门等基本逻辑门电路，通过输入不同的逻辑信号，观察输出的变化情况，并记录实验数据。

2. 实验二，时序逻辑电路的实验。

利用触发器、计数器等元件，设计并搭建一个简单的时序逻辑电路，通过改变输入信号，验证电路的功能和正确性。

3. 实验三，逻辑分析仪的应用。

利用逻辑分析仪对实验中的数字信号进行观测和分析，掌握逻辑分析仪的使用方法，提高实验数据的准确性。

实验步骤：1. 按照实验指导书的要求，准备好实验仪器和设备，检查电路连接是否正确。

2. 依次进行各个实验内容的操作，记录实验数据和观察现象。

3. 对实验结果进行分析和总结，查找可能存在的问题并加以解决。

实验结果与分析：通过本次实验，我们成功搭建了基本逻辑门电路，观察到了不同输入信号对输出的影响，验证了逻辑门的功能和正确性。

在时序逻辑电路实验中，我们设计并搭建了一个简单的计数器电路，通过实验数据的记录和分析，验证了电路的正常工作。

逻辑分析仪的应用也使我们对数字信号的观测和分析有了更深入的了解。

实验总结：本次数电实验不仅加深了我们对数字电子技术的理解，还培养了我们的动手能力和实际应用能力。

在实验过程中，我们遇到了一些问题，但通过认真分析和思考，最终都得到了解决。

这次实验让我们深刻体会到了理论与实践相结合的重要性，也让我们对数字电子技术有了更加深入的认识。