CycloneV_IO_Timing_13.0

Cyclone III 的配置全文翻译自Altera公司Cyclone III的器件手册。

所有表格与图标标号与手册原文一致，以便于查对。

出于个人需要，仅翻译了AS与JTAG配置两部分，且仅都配置一片FPGA芯片。

可以通过压缩数据的方法以节约存储空间，并节省程序load时间（page 220）；9通过Remote System Upgrade方式可以减少新产品面市的时间（page 221）；9AS Configuration（Serial Configuration Devices）¾表10-6显示的是对各种配置电平来说，MSELx管脚的接法¾单一器件配置四个接口管脚包含了串口时钟（DCLK），串行数据输出（DATA），AS 数据输入（ASDI），以及低电平有效的片选信号（nCS）。

注：1)上拉一个电阻，连接到该管脚所在的bank的VCCIO；2)Cyclone III器件通过DATA[1]-to-ASDI路径控制配置芯片；3)nCEO管脚浮空，或者当没有连接到另一个器件的nCE管脚时，可以当作通用IO使用；4)MSEL管脚的设置，用于选择不同的电平标准和不同的POR时间；参考表10-6，选择接法；5)这些是复用管脚。

FLASH_nCE管脚在AS配置电路图中当作nCSO功能使用，DATA[1]管脚当作ASDO功能使用；6)这些串接的电阻尽可能靠近配置芯片当连接一个配置芯片到Cyclone III器件时，DATA[0]管脚必须串一个电阻，并应接近配置芯片。

配置器件和Cyclone III芯片间连线的长度应符合表10-8所推荐的值。

当选择AS配置方式的时候，BAMK 1的IO电压必须是3.3，3.0或2.5。

上电以后，CIII器件有一个POR时间的延迟，在此期间，nSTATUS和CONF_DONE 会一直为低，所有的IO也都是三态输出。

芯片配置的三个阶段分别是复位，配置和初始化。

当nCONFIG或者nSTATUS为低，芯片处于复位状态，经过POR时间后，CIII释放nSTATUS，进入配置模式。

Altera cyclone V HPS GIC一、CYCLONE V GIC配置Cyclone v使用双核ARM CORTEX A9硬核处理器，MPU系统框图如下：由上面图可以看出，双核CORTEX A9共同使用一个GIC，pl390。

PL390实现了180个中断源，包括了专用的FPGA中断。

每个核都有16个一组的软件中断（SGI）及16个一组的私有中断（PPI）。

这32个中断占用了GIC的0-31中断号，也称为interrupt ID。

但是这32个中断采用了中断与寄存器分区抽像。

关于这个中断与寄存器分区，后面讲讲。

具体的中断映射，请参照cyclone v HPS手册。

PL390负责收集所有的中断信号，并对这些中断信号进行管理，包括中断行为，中断路由及安全扩展等。

具体如下：●ARM安全扩展，这部分内容需要了解ARM TRUSTZONE技术。

●使能，关闭及生成外围中断。

●生成软件中断。

●中断门限及优先级设置。

●多处理器环境中的路由。

PL330支持三种中断类型，PPI,SPI,SGI。

●PPI中断为CPU核私有中断，只连接到指定CPU核。

●SPI由PL330路由到相应的CPU核。

●SGI由软件编程PL330直接生成，用与核间通信。

PL390支持两中中断模型:●1:N：只让一个CPU核处理中断。

软件通过系统编程GIC实现中断路由，让指定CPU核处理该中断。

●N：N：每个处理器都会收到中断，它们独立处理这些中断。

这种方式在SGI上使用，用于CPU核间通信。

二、MPU GICPL390提供一个AMBA总线接口给SOC系统访问其内部寄存器，可以进行可寻址配置及访问，同时还可以提供最多8个CPU接口，也就是说可以最多为8个CPU提供中断服务。

整个GIC被分成两个部分，distributor（中断分配器）与多个CPU接口。

再看下面一张图。

这张图中，红色箭头直接穿过distributor，分配到FIQ与IRQ,这就是bypass模式，也称为旁路模式，这种模式下，所有中断被直接分配到了相应的CPU核。

摘要：基于Cyclone II Device Hankbook的几种时钟描述一>全局时钟网络：在整个cycloneII器件中有16或者8个全局时钟网络驱动器，专用的时钟引脚（CLK[ ]），PLL输出，逻辑阵列和两用的时钟引脚（DPCLK[]）都能驱动全局时钟网络。

如果这些专用的时钟引脚没有用来提供给全局时钟网络，那么他们可以被用作普通的输入引脚提供给逻辑阵列作为多通道连接。

不过，如果他们被用作普通目的的输入引脚，他们没有可用的I/O寄存器，必须用LE-based寄存器来代替。

cycloneII器件总有20个或8个有双重用处的时钟引脚，DPCLK[19..0]或者DPCLK[7..0]，较大的器件有20个，左右两边各4个，上下两边各6个。

角落的CDPCLK引脚在进入时钟控制模块之前首先被复用。

直到有信号通过一个多路复用器馈送到时钟控制模块之前，这些信号到时钟控制模块产生的延时要大于其他直接馈送到时钟控制模块的DPCLK引脚。

在较小的cycloneII器件中（如EP2C5和EP2C8）有8个DPCLK引脚，器件的每边各两个。

一个可编程的延时信道从DPCLK引脚到他的扇出终点是可见的，要设置从DPCLK引脚到他扇出终点的延时，要使用Quartus II软件中的Input Delay from Dual-Purpose Clock Pin to Fan-Out Destinations assignment 设置。

这些双重作用的引脚能连接到全局时钟网络作为高扇出控制信号，例如时钟，异步清零，预设，时钟使能，或者协议控制信号如PCI的TRDY和IRDY，外部存储接口DQS。

全局时钟时钟网络可以为器件内部的所有资源提供时钟，例如IOEs，LEs，存储模块和内部乘法器。

全局时钟线也可被控制信号使用，例如时钟使能和通过外部引脚同步或异步清除反馈，也可用于DDR SDRAM或者QDRII SRAM的DQS信号接口。

quartusII13.0使⽤教程1、新建⼯程项⽬，填写项⽬存储路径和⼯程名，不要出现中⽂路径2、添加已存在⽂件（可选），在【File name】下选择已经存在的⼯程项⽬，利⽤【Add】或【Add all】命令添加⽂件到新⼯程，点击【Next】3、选择芯⽚类型，这⾥我选择ALtera公司的CycloneⅡ系列，208管脚，并在【devices】下选择具体芯⽚型号，点击【Next】4、设置仿真器和描述语⾔，【Simulation】下选择仿真⼯具Modelsim，描述语⾔为Verilog HDL，点击【Next】5、显⽰设置信息，显⽰了项⽬路径，项⽬名，顶层⽂件，芯⽚系列型号等设置信息，在检察符合需要后点击【Finish】。

6、新建⼀个Verilog HDL File⽂件，这⾥写了⼀个简单的与门程序，命名最好与⼯程名⼀致7、分析综合⼀下，确定⽆误后继续8、创建test bench模板，Processing > Start > Start Test Bench Template Writer9、通过file >open >simulation >modelsim>找到.vt的⽂件打开（把⽂件类型改为全部⽂件），修改testbench加⼊激励信号（输⼊信号）10、保存，编译，在仿真之前先要设置⼀下，Assignment > EDA Tool Settings ，点击Simulation,在NativeLink setting下，选择Compile test bench标签，单击Test Benches按钮11、填写测试⽂件名。

Test Bench Name 就是测试脚本的名字，在这⾥是and_gate_tb；Top Level Module in text bench 是在测试脚本中顶层模块的名字，在这⾥是and_gate_tb，Design instance name in text bench 就是在测试脚本中例化的名字，在本例中是：i1，设置仿真时间为1us，然后添加⽂件，点击三个ok退出12、仿真，Tools -> Run EDA Simulation -> EDA RTL Simulatiom。