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VHDL硬件描述语言

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VHDL硬件描述语言

VHDL硬件描述语言
9
b. 类型参数说明 必须放在端口说明前面，用于指定参数。 c. 端口说明格式 PORT（ 端口名{，端口名}: 方向 端口名{，端口名}: 方向 数据类型名； 数据类型名）；
其中， 方向—— IN OUT INOUT BUFFER LINKAGE 输入 输出 双向 输出 不指定方向
注意： * OUT 结构选体中不能再用； * BUFFER 结构选体中能再用。
5
二、VHDL程序的基本结构
* 一个完整的VHDL语言程序通常包含： 实体、 结构体、库、包集合和配置五个部分 a. 实体（Entity） ——用于描述所设计系统或单元的外部接口信号； b. 结构体（Architecture） —— 用于描述所设计系统或单元内部的结构和行为。
6
c. 库（Librrary） —— 用于存放已经编译的实体、结构体、包集合和配置。 库可由用户生成或由ASIC芯片制造商提供，以便于 在设计中为大家所共享； d. 包集合（Package） —— 用于存放各设计模块都能共享的数据类型、常数和子 程序等； e. 配置（Configuration） —— 用于从库中选取所需单元来组成系统设计的不同版本； 这个部分有时可以没有。
实体
结构体
a b
&
y
16
3．库
—— 库(Library)是经编译后的数据的集合，它存放包 集合定义、实体定义、结构体定义和配置定义。 a. 在VHDL语言中，库的说明总是放在设计单元的最前面， 书写格式为： LIBRARY 库名 ； 注意：
- 在设计时可以直接使用库中的数据。 - 设计者可以共享已经编译过的设计结果。 - 库和库之间是独立的，不能互相嵌套。
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i 结构描述： 描述该设计单元的硬件结构。主要用配置指定语句及元 件例化语句描述元件的类型及元件的互连关系。 ii 行为描述： 描述该设计单元的功能，主要用函数，过程和进程语句， 以算法形式描述数据的变换和传送。 iii 数据流方式/RTL描述： 以类似于寄存器传输级（RTL）的方式描述数据的传输 和变换，主要用并行信号赋值语句，显式表示该设计单 元的行为， 隐式表示了该设计单元的结构。

VHDL语言介绍

VHDL语言介绍

VHDL语言介绍VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述数字电路的结构和行为。

它是一种高级编程语言，用于描述数字系统中的硬件功能。

VHDL是一种被广泛应用于数字系统设计的硬件描述语言，它可以用于描述数字系统的结构和功能，并且允许进行仿真、综合和验证。

VHDL最初是由美国国防部（DoD）为了应对不同供应商生产的不同硬件之间互通性的问题而开发的。

它提供了一种用于描述数字电路的方法，可以在不同供应商的工具之间进行交换。

VHDL已成为一种行业标准，在数字系统设计领域被广泛应用。

VHDL的语法类似于Ada编程语言，它使用关键字、运算符和数据类型来描述数字系统中的硬件元素。

VHDL中的关键概念包括实体（entity）、架构（architecture）和过程（process）。

实体描述了数字系统的接口和功能，架构描述了数字系统的内部结构和行为，而过程描述了数字系统中的操作和控制。

VHDL主要有两种用途，一是用于模拟和验证数字系统的功能，二是用于综合数字系统的设计，生成实际的硬件电路。

在模拟和验证阶段，设计师可以使用VHDL描述数字系统的功能，并通过仿真工具对其进行验证。

在综合阶段，设计师可以使用VHDL描述数字系统的结构，并通过综合工具生成对应的硬件电路。

VHDL的优点在于其强大的表达能力和灵活性。

设计师可以使用VHDL描述各种复杂的数字系统，包括处理器、通信接口、存储器等。

VHDL还提供了丰富的数据类型和运算符，使设计师可以轻松地描述数字系统中的各种操作。

除了描述数字系统的结构和行为，VHDL还提供了丰富的标准库和模块化编程的方法。

设计师可以使用标准库中提供的各种功能模块来加速开发过程，并且可以将自己设计的模块封装成库以便重复使用。

VHDL还支持面向对象的设计方法，设计师可以使用面向对象的技术来组织和管理复杂的数字系统。

通过使用面向对象的方法，设计师可以将数字系统分解成多个模块，每个模块都有自己的接口和功能，并且可以通过继承和复用来简化设计过程。

vhdl硬件描述语言与数字逻辑电路设计

vhdl硬件描述语言与数字逻辑电路设计

vhdl硬件描述语言与数字逻辑电路设计数字逻辑电路设计是一种将数字信号进行处理和控制的技术。

数字电路由元器件（比如集合在一起的门、触发器、逻辑块、寄存器等）构成，这些元件的行为由原理图和逻辑方程式表示。

数字电路的设计主要是为了控制、处理和传输数字信号，具有可控制性、自动化程度较高和灵活性强的特点。

VHDL与数字逻辑电路设计是密切相关的，VHDL既可以用来描述数字电路的结构，也可以用来推导数字电路的行为。

在数字逻辑电路设计中，VHDL语言可以帮助工程师实现电路的功能和特性，简化设计过程，并提高设计的灵活性和可靠性。

VHDL是一种硬件描述语言，可以用来描述数字逻辑电路中的各种元件、信号和功能。

VHDL主要包括以下几个方面的内容：1. 实体（entity）：实体用来描述数字电路的外部结构和功能，类似于模块的概念。

一个实体声明了电路的输入输出端口，并定义了电路的功能和行为。

2. 体系结构（architecture）：体系结构用来描述实体的内部结构和功能，包括内部信号、寄存器、逻辑块等。

一个体系结构定义了实体的具体实现方式，包括各个元件之间的连接和控制。

3. 信号（signal）：信号用来表示数字电路中的各种输入输出信号，包括时钟信号、数据信号、控制信号、状态信号等。

VHDL语言中的信号可以用来描述电路中的各种逻辑关系和行为。

4. 过程（process）：过程用来描述电路中的各种行为和动作，比如数据传输、逻辑运算、状态转换等。

VHDL中的过程可以用来描述数字电路中的各种逻辑操作和控制。

5. 组合逻辑（combinational logic）：组合逻辑用来描述电路中的各种逻辑运算和逻辑关系，包括与门、或门、非门、异或门等。

组合逻辑表示了电路中的直接逻辑关系和信号转换。

6. 时序逻辑（sequential logic）：时序逻辑用来描述电路中的各种时钟触发、状态转换、寄存器等。

时序逻辑表示了电路中的时钟控制、状态转换和时序问题。

4 硬件描述语言VHDL

4 硬件描述语言VHDL

下表给出VHDL的常用保留字(又称关键字)。
4.3.2 VHDL语言操作符
VHDL为构造计算数值的表达式提供了许多预定义算符。 预定义算符可分为四种类型：算术运算符、关系运算符、 逻辑运算符和连接运算符。分别叙述如下：
4.3.3 数据对象
在逻辑综合中，VHDL语言常用的数 据对象为：
■ 信号 ■ 变量 ■ 常量
4.1.6 本节主要内容
本节仅对用于CPLD／FPGA设计描述的 VHDL语言作一简单说明。
其设计过程一般如下： ——代码编写； ——由综合器综合成门级网表； ——前仿真／功能仿真； ——布局／布线至某一类CPLD/FPGA中； ——后仿真／时序仿真。
4.2 VHDL语言程序 的基本结构
引言 4.2.1 实体（Entity） 4.2.2 构造体（ ARCHITECTURE ） 4.2.3 库（LIBRARY） 4.2.4 程序包 4.2.5 配置语句（ CONFIGURATION ）
——通用性好，支持面广。VHDL语言是工业 标准，凡大型CAD软件都支持VHDL语言的设计 环境，因此用VHDL编程的设计文件可通行于多 种不同的设计工具。
——重复使用性好。VHDL语言的描述与具体 生产工艺无关，变换不同的工作库便可适应不同 的生产工艺。只要设计正确，生产工艺进步了， 采用新的工作库，重新布版布图，便可继续使用。
——可读性好。VHDL语言用一种高级语言描 述电子实体，容易理解。VHDL语言被认为既是 设计实现，又是技术说明，设计与说明集于一体。
4.1.3 Verilog HDL语言
——Verilog HDL是在1983年，由GDA（GateWay Design Automation）公司的Phil Moorby首创的。 ——1986年，他对Verilog HDL的发展又作出了另一个巨大 的贡献：提出了用于快速门级仿真的XL算法。 ——1989年，Cadence公司收购了GDA公司，Verilog HDL 语言成为Cadence公司的私有财产。 ——1990年，Cadence公司决定公开Verilog HDL语言，于 是成立了OVI（Open Verilog International）组织，负责促进 Verilog HDL语言的发展。 ——基于Verilog HDL的优越性，IEEE于1995年制定了 Verilog HDL的IEEE标准，即Verilog HDL 1364-1995； ——2001年发布了Verilog HDL 1364-2001标准。在这个标 准中，加入了Verilog HDL-A标准，使Verilog有了模拟设计描 述的能力。

VHDL硬件描述语言.

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非法的名称
ill__egle、_illegle、illegle_、2bad、ill
egle、ill/egle
特殊的名称
\74LS04\、\vhdl\、\VHDL\
信号模式 每个端口信号都必须规定信号模式； 信号模式规定信号流动的方向； in out 输入端口 输出端口
inout
buffer
双向端口
VHDL硬件描述语言 Very high speed integration circuits HDL
起源： 1985年，美国国防部提出计划； 1987年成为IEEE1076标准； 1993年进一步修订完善； 是目前标准化程度最高，适应性最广的 HDL语言；
VHDL硬件描述语言 Very high speed integration circuits HDL
简单的实体 entity entity-name is port (signal-name : mode signal-type; …… signal-name : mode signal-type); end entity-name;
比较复杂的实体
ENTITY 实体名 IS
GENERIC语句；
PORT语句；
（BEGIN
决断语句、过程调用、进程说明等）
END 实体名；
VHDL的实体： entity 要点：
实体以 entity
实体名
is
开始；
以end 实体名; 结束； 实体的主要内容为端口（port）说明， 其中主要包括： 实体名、信号名、信号模式、信号类型
实体名称和信号名称 每个实体在设计中对应一个电路模块，
s : in std_logic;
y : out std_logic);

vhdl语言

vhdl语言

VHDL语言VHDL（VHSIC Hardware Description Language）是用于描述数字电路和系统的硬件描述语言，是一种标准化的硬件描述语言，广泛应用于数字电路设计和电子系统设计领域。

VHDL语言是一种强大的工具，可以帮助工程师描述复杂的数字电路，并进行仿真和综合。

它可以描述电路的结构、功能和时序行为，是一种形式化的语言，能够准确地描述电路的行为特性，有助于工程师在设计阶段发现和解决问题。

VHDL语言的基本概念实体（Entity）•实体描述了电路的接口和功能，可以看作是一种抽象的模块。

•实体中定义了输入输出端口，以及对应的信号类型和位宽。

•实体可以包含多个体系结构（Architecture）。

体系结构（Architecture）•体系结构描述了实体的具体实现，定义了实体的行为。

•体系结构中包含了处理逻辑、时序行为以及信号的赋值。

•体系结构可以描述电路的功能和行为。

信号（Signal）•信号是VHDL语言中的基本数据类型，用于在电路中传递信息。

•信号可以是标量（Scalar）或矢量（Vector），可以是时序或组合。

•信号的赋值可以是同步的或异步的。

过程（Process）•过程描述了VHDL中的行为，通常用于描述组合逻辑或时序逻辑。

•过程中可以包含逻辑运算、条件语句、循环语句等。

•过程中的代码在仿真或综合时会被执行。

VHDL语言的应用VHDL语言主要用于数字电路设计、电子系统设计、FPGA设计等领域。

工程师可以使用VHDL语言描述数字电路的结构和行为，进行仿真和综合，快速验证设计的正确性。

VHDL语言的应用领域包括但不限于：•数字电路设计•通信系统设计•控制系统设计•图像处理系统设计•嵌入式系统设计VHDL语言在电子设计领域具有广泛的应用前景，可以帮助工程师快速高效地设计数字电路系统，并满足不同应用场景的需求。

总结VHDL语言是一种强大的硬件描述语言，可以帮助工程师描述数字电路的结构和行为，进行仿真和综合，快速验证设计的正确性。

硬件描述语言


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architecture
inhabit_arch of inhibit is 一结构体定义 begin z<='1' when x='1' and y='0' else '0'; end;
下面请看演示

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5.1 VHDL概述

(2)VHDL的并发性 计算机软件程序一般按书写的顺序依次执行， 而VHDL却具有并发性。VHDL的并发性体现在 两个方面，首先在使用VHDL进行数字电路设计 时存在并发性，即VHDL支持设计分解，可使被 分解的各个子部分的设计并行完成。一个模型 的设计主要由3部分组成：元件库部分—USE说 明区：实体部分—确立模型与环境的接口；结 构体部分—描述元件的行为或功能，为模型生 成测试向量，并捕获模型输出信号状态以供分 上一页 下一页 返回 析。
5.2 VHDL的程序结构
【例5-2】一个与门电路的VHDL程序 library ieee; use ieee.std_logic_1164.all; 一 打开需要用到的库 entity inhibit is 一实体(端口)说明 port( x,y:in std_logic; z:out std_logic); end inhibit;
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5.1 VHDL概述
VHDL是为数字电路的建模和模拟
(simulation)而制定的，是一种面向模拟、 针对硬件的语言。它的语法中有许多方面 均考虑到模拟与硬件的因素，包括VHDL的 硬件相关结构、并发特征和混合级描述以 及混合级模拟。
5.1 VHDL概述
（1）VHDL中的硬件相关结构 VHDL具有许多与数字电路结构直接相关的 概念，其中最主要的是元件(component)， 它是数字硬件结构—"黑盒"或"模块"的抽 象。VHDL中的元件由实体和结构体两部分 共同描述完成。

硬件描述语言VHDL大总结

VHDL大总结一、填空题1.两种标识符短、扩展2.4种基本数据类型常量、变量、信号、文件3.常量说明格式constant 常数名: 数据类型：=表达式；4.三种数据变换方法？函数转换、常数转换、类型标记5.四种运算操作符？逻辑、关系、算术、并置6.如何启动进程?(1).必须包含一个显示的敏感信号变量(2).或者包含一个wait语句7.五种基本结构？库(library)、包集合(package)、实体(entity)、结构体(architecture)、配置(configuration) 8.信号与变量代入？(1).<=(2).:=9.列举可编程逻辑器件?PROM→PLA→PAL→CPLD→FPGA→EPROM→EEPROM→GAL10.数据类型整数、位、位矢量、符号、布尔量、时间、错误等级、标准逻辑11.四种端口模式？IN—OUT—INOUT—BUFFER12.三种子结构描述语句？BLOCK—PROCESS—SUBPROGRAMS13.结构体三种描述方式寄存器传输（RTL）--数据流、结构描述、行为描述14.标识符规则？(1).不以数字靠头(2).下划线不连续(3).不与保留字重复(4).下划线前后必须有英文字母或者数字(5).最后一个不能使用下划线（连字符）15.扩展标识符\12@+\16.赋值？(1).信号、变量可以多次赋值(2).常量只能定义时赋值（进程内部，子函数内部）17.高阻、不定态？'Z'------------'X'18.进程位置？结构体内部19.变量位置?进程内部---包内部----子程序内部20.进程执行机制？敏感信号发生跳变21.优先级？if语句之间具有不同优先级22.时序电路的去驱动信号？时钟23.时序电路在何时发生变化？时钟信号的边沿24.两种状态机？(1).moore-----f(现状)(2).mealy-----f(现状，输入)25.什么有九值逻辑标准逻辑（STD_LOGIC）26.定义信号a，4位标准逻辑向量?SIGNAL A : STD_LOGIC_VECTOR(3 DOWNTO 0);27.定义变量b，整型，范围0 到9SIGNAL B: TNTEGER RANGE 0 TO 9;28.空操作？NULL29.CPLD与FPGA?(1).基于乘积项技术—内带存储(2).基于查找表技术—需要外部扩展存储，比如扩展EEPROM30.IF语句三种类型？(1).门闩（shuan）控制(2).二选一控制(3).多选一控制31.常用库与包集合？LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;32."/="的功能？在条件判断时判断操作符两端不相等33.串行与并行？(1).赋值语句—并行(2).IF语句------串行二、判断题1.缺少库文件LIBRARY IEEE2.缺少包集合USE IEEE.STD_LOGIC_1164.ALL3.实体定义的分号问题port(aaa;bbb;ccc);或者port(aaa;bbb;ccc);4.带入语句问题(1).信号---<=(2).变量---:=5.引号问题？(1).字符----' '(2).字符串----" "6.末尾分号问题(1).END CASE;(2).END PROCESS;7.PROCESS必须赶上敏感信号？包含W AIT ON语句可以不列出8.VHDL与C语言没差别？(1).运行基础—CPU+RAM;逻辑、触发器组成的数字电路(2).执行方式---串行；并行(3).验证方式---变量值；时序逻辑关系9.进程之间传递用信号，非变量10.默认值数值型变量默认为0---------- 不要加引号（位变量）11.类型定义?type wr is (wr0, wr1, wr2);定义的是类型需要为该类型定义对象才可以赋值12.设计方法?(1).传统------------自下至上(2).VHDL----------自上至下13.层次设计？高层次可以调用低层次14.进程语句数量一个程序可以多个进程语句15.运算符优先级NOT>乘法>正负>关系>逻辑16.signalsel : integer?right17.进程内和进程外？原则上不一致，在没有敏感信号的前提下，可以认为一致18.定义实体至少包含一条port map?false19.时间效率?状态机比计数器更有效，更紧凑三、简答题1.名称映射与位置映射？(1).名称：COM1 : U1 PORT MAP (A<=N1，B<=N2，C<=N3);(2).位置：PORT(A,B:IN BIT;C:OUT BIT);引用时：U2：AND2 PORT MAP(NSEL, D1，AB);2.调用库里面包含的元件的方法？(1).COMPONENT(2).PORT MAP3.信号与变量的区别？(1).信号延时赋值，变量立即赋值(2).<=; :=(3).信号在器件内部相当于连线，变量没有(4).信号在结构体内定义，而变量在PROCESS中定义4.三种描述方式的区别？5.条件带入语句与条件语句的区别?(1).后者只能在进程内部使用(2).带入语句必须有ELSE，而条件语句可以没有(3).带入语句不能嵌套，而条件语句可以6.两种状态机的区别?7.简述CPLD与FPGA？(1).CPLD—乘积项技术—(2).FPGA—查找表技术--需要配置外部程序寄存芯片8.进程语句的特点?(1).并发执行，信号传递，可以存取结构体或实体中所定义的信号(2).内部语句都是顺序执行(3).启动进程--必须包含敏感信号或者wait语句9.简述VHDL基本结构库、包集合、实体、结构体、配置10.可编程逻辑器件的优点？(1).集成度高—可以替代几千块通用芯片(2).完善先进的开发工具(3).可以反复擦除、编程，方便设计和修改(4).可以灵活的定义管脚(5).保密性很好四、编程题1.二选一电路ENTITY MUX ISPORT(D0:IN BIT;D1:IN BIT;SEL:IN BIT;Q:OUT BIT);ARCHITECTURE CONNECT OF MUX IS SIGNAL TEMP1,TEMP2，TEMP3：BIT; BEGINCALE:BLOCKBEGINTEMP1<=D0 AND SEL;TEMP2<=D1 AND (NOT SEL);TEMP3<=TEMP1 OR TEMP2;Q<=TEMP3;END BLOCK CALE;END CONNECT;END CONNECT;2.四选一电路3.四位加法计数器4.八-三编码器5.四位逐位进位全加器6.数值比较器7.三-八译码器8.二-十（BCD）优先权编码器9.精确计时电路10.触发器11.四状态循环12.异或门设计13.二输入与非门14.三态门15.6分频器16.二-四译码器17.四-十六译码器18.8进制异步复位计数器五、附加19.I F语句门闩控制IF (A='1') THENC<=B;END IF;二选择控制IF (SEL='1') THEN***;ELSE***;END IF ;多选择控制IF ** THENXXX;ELSIF **THENXXX;ELSEXXX;END IF;20.C ASE语句CASE SEL ISWHEN 0=>Q<=I0;WHEN 1=>Q<=I1;WHEN OTHERS=>Q<="XXXXXX"; END CASE;21.并发信号带入语句实质是一个进程语句的缩写22.条件信号带入语句Q<=I0 WHEN SEL="00" ELSEI1 WHEN SEL="01" ELSE'X';23.选择信号带入语句WITH SEL SELECTQ<=I0 WHEN 0,I1 WHEN 1,I2 WHEN 2,'X' WHEN OTHERS;。

VHDL与Verilog语言

VHDL与Verilog语言VHDL（VHSIC hardware description language）和Verilog是用于电子系统设计的硬件描述语言（HDL）。

这两种语言被广泛应用于数字逻辑设计和仿真，以及硬件描述、验证和综合。

1. VHDL（VHSIC hardware description language）VHDL是一种结构化的硬件描述语言，最初由美国国防部高速集成电路计划办公室（VHSIC，Very High Speed Integrated Circuits）开发。

VHDL以其强大的功能和灵活性而闻名，并被广泛用于数字系统的设计和验证。

VHDL的编写包括实体（Entity）和体（Architecture）两个主要部分。

实体部分描述了数字系统的输入输出接口、信号和组件的声明，而体部分描述了实体的内部结构、信号处理和逻辑功能。

VHDL具有丰富的数据类型、运算符和控制结构，可以方便地描述数字电路的行为和结构。

它还提供了强大的仿真和验证功能，使设计人员能够在开发和测试阶段快速迭代和调试设计。

2. VerilogVerilog是一种硬件描述语言，最初由Gateway Design Automation公司（现在是Cadence Design Systems的一部分）开发。

Verilog以其简洁的语法和易学易用的特性而受到广泛欢迎，并成为工业界标准。

Verilog的设计由模块（Module）组成，每个模块描述了一个黑盒子，包含输入和输出端口以及内部的逻辑功能。

模块可以进行层次化组合，从而实现较复杂的系统级设计。

Verilog的语法类似于C语言，具有类似的数据类型、运算符和控制结构。

它还提供了时序建模的能力，使设计人员能够描述数字电路的时序行为。

3. VHDL与Verilog的比较VHDL和Verilog在语法和功能上有一些区别，但它们都可以用于数字电路的设计和仿真。

以下是它们之间的一些比较：3.1 语法风格VHDL采用结构化的编程风格，需要明确的体、过程和信号声明，可以更好地控制和描述系统的结构和行为。

《VHDL硬件描述语言》课程教学大纲

《VHDL硬件描述语言》课程教学大纲课程代码：ABJD0414课程中文名称: VHDL硬件描述语言课程英文名称：Very-High-Speed Integrated Circuit HardwareDescription Language课程性质：必修课程学分数：2学分课程学时数：32学时授课对象：自动化专业本课程的前导课程：电路，模拟电子，C语言程序设计一、课程简介本课程是电类专业的专业基础课，要求学生通过本课程的学习和实验，初步掌握常用EDA工具的使用方法、FPGA的开发技术以及VHDL语言的编程方法。

能比较熟练地使用QuartusII等常用EDA软件对FPGA和CPLD作一些简单电路系统的设计，同时能较好地使用VHDL语言设计简单的逻辑电路和逻辑系统，学会行为仿真、时序仿真和硬件测试技术，为现代EDA工程技术的进一步学习，ASIC器件设计以及超大规模集成电路设计奠定基础。

作为一门专业基础课，除了为现代电子线路课程，软件无线电课程奠定理论和实践方面的基础外，还是其他一些课程的先修课，如微电子导论、现代ASIC设计、硬件描述语言仿真/综合器设计、大规模集成电路设计等。

二、教学基本内容和要求（一）概论介绍现代EDA技术，VHDL概况，介绍自顶向下的系统设计方法以及FPGA和CPLD的基本技术，要求对现代EDA技术及实现工具的使用方法和发展情况有一初步了解。

重点与难点：EDA技术的设计工具（二）EDA设计流程及工具首先介绍基于EDA软件的FPGA/CPLD开发流程和ASIC设计流程，然后分别介绍与这些设计流程中各环节密切相关的EDA工具软件，最后简述QuartusII的基本情况和IP。

重点与难点：EDA仿真设计流程。

（三）FPGA/CPLD结构与应用主要介绍几类常用的大规模可编程逻辑器件的结构和工作原理。

对CPLD的乘积项原理和FPGA的查找表原理分别进行剖析。

最后介绍相关的编程下载和测试技术。

重点与难点：FPGA/CPLD的工作作原理及编程技术。

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2003,Autumn Wu Haijun,Nanjing University 14
3类型和常量
n
类型(type)：说明对象可以取值的范围和集合，经常 还有与给定类型相关的操作符的集合（如加、与 等）。
q
q
q
VHDL预定义类型(predefined type): bit, character, severity_level, bit_vector, integer, string, boolean, real, time. VHDL程序最常用的类型是用户定义类型(user-defined type)，其中最常用的又是枚举类型(enumerated type)，通 过列举该类型的值而定义。预定义中的布尔类型和字符类型 都是枚举类型。 VHDL是一种强类型的语言。类型转换要显式进行。
n n
n
实体名与实体声明中一致。 结构体的外部接口信号是从相应 的实体声明中的端口声明继承而 来。结构体也可包括体内部的信 号和其他声明。 信号声明：给出与端口声明一样 的信号信息，只是没有指定的模 式：
Signal signal-names: signal-type;
n
变量声明将关键词用Variable。
Entity Declaration of a 4-to-1 Multiplexor
2003,Autumn
Wu Haijun,Nanjing University
13
R D Clk S Q Q entity D_ff is port(D, Clk, R, S :in std_ulogic; Q, Qbar :out std_ulogic); end D_ff; Entity declaration of a D Flip-flop
Variable variable-name: variabletype；
2003,Autumn
Wu Haijun,Nanjing University
12
I0 I1 I2 I3
M U X Sel
Z
entity mux is port (I0, I1 :in std_ulogic_vector (7 downto 0); I2, I3 : in std_ulogic_vector (7 downto 0); Sel : in std_ulogic_vector (1 downto 0); Z :out std_ulogic_vector (7 downto 0)); end mux;
n n
1987年被IEEE标准化，1993年被扩充。 另一种常用HDL是Verilog HDL。
Wu Haijun,Nanjing University 6
2003,Autumn
1设计流程Design Flow
分层/模块图 编 编 码 译
在模块图层次上定义模块和界面
写出模块、界面及其内部细节的VHDL代码。 编译器分析代码的语法正确性及与其他模块的兼容性。
Wu Haijun,Nanjing University 5

执行方式
q q
n
验证方式
q q
2003,Autumn
VHDL语言特点
n n
VHDL)：能精确地描述和模拟数字系统设计的行为。 特点：
q q
q q q
设计可按层次分解； 每个设计既有良好定义的界面（为了与其它元素连接），又 有精确的行为手描述（为了模拟它）； 行为描述既用可算法也可用实际硬件结构来元素的操作。 并行性、定时和时钟都可被模型化。 设计的逻辑操作和定时特性都可被模拟。
n
Entity test2 is port(a: in std_logic; b : buffer std_logic; c: out std_logic ); end test2; architecture a of test2 is begin b <= not(a); c <= b; end a;
2程序结构
n
完整的VHDL程序包括下列五个部分：
q q
q
q
q
实体Entity:用于描述系统的外部接口信号 结构体Architecture：用于描述系统内部的结构和 行为 配置Configuration:用于经库中选取所需单元来组成 系统 包集合Package：存放各设计模块能共享的数据类 型、常数和程序等。 库Liarary:用于存放已编译的实体、结构体、包集合 和配置。库分成两类：一类是用户自行生成的IP 库；一类是PLD、ASIC芯片制造商提供的库。
2003,Autumn
Wu Haijun,Nanjing University
4
VHDL与计算机语言的区别
n
运行的基础
q q
计算机语言是在CPU＋RAM构建的平台上运行 VHDL设计的结果是由具体的逻辑、触发器组成的数字 电路 计算机语言基本上以串行的方式执行 VHDL在总体上是以并行方式工作 计算机语言主要关注于变量值的变化 VHDL要实现严格的时序逻辑关系
模拟器Simulator：定义输入并应用到设计中去，得到模拟结 果。验证电路是否按预期的那样工作。包括功能验证 (Functional verification)和定时验证(Timing verification)。
模拟/验证
综
合
综合Synthesis: 将VHDL描述转换成可以在目标技术中 使用的基本元素和部件的集合。
VHDL硬件描述语言
南京大学计算机系 吴海军
主要内容
1. 2. 3. 4. 5. 6. 7. 8. 9. 10.
设计流程 程序结构 类型和常量 函数和过程 库和包 结构化设计元素 数据流设计元素 行为设计元素 时间尺度和模拟 综合
Wu Haijun,Nanjing University 2
2003,Autumn
2003,Autumn
Wu Haijun,Nanjing University
3
VHDL的优点
n
n n
n n
用于设计复杂的、多层次的设计。支持设计库和设计 的重复使用 与硬件独立，一个设计可用于不同的硬件结构，而且 设计时不必了解过多的硬件细节。 有丰富的软件支持VHDL的综合和仿真，从而能在设 计阶段就能发现设计中的Bug，缩短设计时间，降低 成本。 更方便地向ASIC过渡 VHDL有良好的可读性，容易理解。
拟合fitting/fitter：将被综合的元语或元器件映射到可得到的 器件资源上，并找出管个逻辑门间的连接方式（称为布 局与布线Place and route）.
拟合/布局+ 布线 定时验证
2003,Autumn
被拟合的实际电路进行定时验证。
Wu Haijun,Nanjing University 7
entity ALU32 is port(A,B :in std_ulogic_vector (31 downto 0); A B C : out std_ulogic_vector (31 downto 0); N Op : in std_ulogic_vector (5 downto 0); Op Z N, Z : out std_ulogic); C end ALU32; Entity Declaration of a 32-bit ALU
Entity-name:用户定义的标识符，用于命 名实体。 Signal-name：定义外部接口信号名； Mode: 模式，说明信号的方向 q In：信号是实体的输入； q Out:信号是实体的输出；其值不能在实体 的结构体内部读，只能被其他实体读。 q Buffer:信号是实体的输出，其值可在实 体的结构体内读。 q Inout：信号可被实体用于输入或输出， 主要用于三态输入/输出中。 q Signal-type:内置或用户定义的信号类 型。
简介－－背景
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美国国防部在80年代初提出了VHSIC（Very High Speed Integrated Circuit）计划，其目标 之一是为下一代集成电路的生产，实现阶段性 的工艺极限以及完成10万门级以上的设计，建 立一项新的描述方法。1981年提出了一种新的 HDL，称之为VHSIC Hardware Description Language，简称为VHDL。
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2程序结构
--结构体定义的语法： Architecture architecturename of entity-name is type declarations Signal declarations constant declarations function declarations procedure declarations component declarations Begin Concurrent-statement … Concurrent-statement End architecture-name;
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3类型和常量
第二种样式：标准逻辑类型(std_logic)和IEEE标准包。 Type STD_ULOGIC is (‘ ,--Uninitialized U’ ‘ ,--Forcing unknown X’ ‘ ,--Forcing 0 0’ ‘ ,--Forcing 1 1’ ‘ ,--High Impedance Z’ ‘ ,--weak unknown w’ ‘ ,--weak 0 L’ ‘ ,--weak 1 h’ ‘ --don’care -’ t ): Subtype STD_LOGIC is resolved STD_ULOGIC;
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Out与Buffer的区别