当前位置：文档之家 › 8位全加器

8位全加器

  • 格式：doc
  • 大小：486.00 KB
  • 文档页数：11

常熟理工学院课程设计报告

物理与电子工程学院EDA实验室

目录

一、设计目的和要求 ....................................... 1

1.课程设计目的 ........................................ 1

2.课程设计的基本要求 .................................. 1

3.课程设计类型 ........................................ 1

二、仪器和设备 ........................................... 1

三、设计过程 ............................................. 1

1.设计内容和要求 ...................................... 1

2.设计方法和开发步骤 .................................. 2

3.设计思路 ............................................ 2

4.设计难点 ............................................ 4

四、设计结果与分析 ....................................... 4

1.思路问题以及测试结果失败分析 ........................ 4

2.程序简要说明 ........................................ 5

五、心得体会 ............................................. 9

六、参考文献 ............................................ 10

常熟理工学院课程设计报告

物理与电子工程学院EDA实验室

一、设计目的和要求

1.课程设计目的

设计一个带进位的八位二进制加法计数器：要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器，并通过编译及时序仿真检查设计结果。

2.课程设计的基本要求

全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法，充分理解全加器的设计过程，掌握一位全加器的程序，熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。

课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。

3.课程设计类型

EDA课程设计

二、仪器和设备

PC机、MAX+plusⅡ10.2软件

三、设计过程

1.设计内容和要求

方法一：

1.原理图输入完成半加器和1位全加器的设计，并封装入库

2.层次化设计，建立顶层文件，由8个1位全加器串联构成8位全加器

3.每一层次均需进行编译、综合、适配及仿真

方法二：

1. 原理图输入完成一个四位全加器的设计

2.层次化设计，建立顶层文件，由2个4位全加器串联构成8位全加器

3.每一层次均需进行编译、综合、适配及仿真 常熟理工学院课程设计报告

物理与电子工程学院EDA实验室 2.设计方法和开发步骤

加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。

实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。

因此这次课程设计中的8 位加法器可采用两个4位二进制并行加法器级联而成。此外我们还讨论了由八个一位全加器串联构成的八位二进制全加器。设计中前者设计为同步加法器，后者设计为异步加法器。

3.设计思路

方法一：异步八位全加器

设计流程图如下：

图1异步八位流程图

半

加

器

一

位

全

加

器

八

位

全

加

器

常熟理工学院课程设计报告

物理与电子工程学院EDA实验室 设计原理图如下页所示：

图2 异步八位全加器

方法二：同步八位全加器

设计流程图如下：

图3同步八位流程图

设计原理图如下页所示： 四

位

全

加

器

八

位

全

加

器

常熟理工学院课程设计报告

物理与电子工程学院EDA实验室

图4 同步八位全加器

4.设计难点

（1）半加器的设计：半加器不考虑低位向本位的进位，因此它有两个输入端和两个输出设加数（输入端）为A、B；和为S；向高位的进位为Ci+1；函数的逻辑表达式为：S=A⊕B；Ci+1=AB。

（2）四位二进制带进位加法器：两个四位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。

（3）同步设计：同步是有时钟信号输入，根据时钟信号来判断是否执行计算。

四、设计结果与分析

1.思路问题以及测试结果失败分析

（1）设计程序时保存文件名要与实体名一致，设计过程中出现了几次这样的低级错误，值得注意。

（2）所设计的程序文件不能直接放在根目录下，我们在自己笔记本上做完直接拷贝到实验室计算机上放在了E盘根目录下这样会出错。

（3）生成了ADD4元件后进行绘制原理图，因为输入输出是8位，也就是说常熟理工学院课程设计报告

物理与电子工程学院EDA实验室 要有16个输入，8个输出，但是开始绘图的时候只绘制了2个输入，一个输出，提示输入与总线连接不符合。

（4）在8个一位全加器组成8位加法器的波形仿真时候由于把时间间隔设置的特别小到20.0ns，导致计算机还没计算完前一个数据就开始下一个数据了，如下图

图5 方法一的错误仿真波形

附：由于开始时没有具体要求，我们做了两种方案的异步全加器，由两个四位全加器串联而成的八位全加器仿真时出现的问题如下：

（5）在两个4位全加器组成的8位加法器波形仿真时出现如下图形红色框中的现象，反复仿真多次结果一样，才明白，刚开始计算机会有延迟处理信号，后面的信号就正常了。

图6

2.程序简要说明

方法一：异步八位全加器

（1）设计一个半加器

VHDL源程序代码（关键代码）

ARCHITECTURE FH1 OF H_ADDER IS

BEGIN

SO <= NOT (A XOR (NOT B)); 常熟理工学院课程设计报告

物理与电子工程学院EDA实验室 CO <= A AND B;

END ARCHITECTURE FH1;

具体功能：

半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。数据输入A被加数、B加数,数据输出SO和数(半加和)、进位CO。其真值表为：

表1-1 半加器电路真值表

输入 输出

A B C S

0 0 0 0

0 1 0 1

1 0 0 1

1 1 1 0

（2）设计一个一位全加器

VHDL源程序代码

ARCHITECTURE FD1 OF F_ADDER IS

COMPONENT H_ADDER IS

PORT (A, B : IN STD_LOGIC;

CO, SO : OUT STD_LOGIC );

END COMPONENT;

SIGNAL D, E, F : STD_LOGIC;

BEGIN

U1 : H_ADDER PORT MAP(A => AIN, B => BIN, CO => D, SO => E);

U2 : H_ADDER PORT MAP(A => E, B => CIN, CO => F, SO => SUM);

COUT <= D OR F;

END ARCHITECTURE FD1;

全加器是能够计算低位进位的二进制加法电路

表1-2 一位全加器电路真值表

输入 输出

A B C F S

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 0 1

1 0 1 1 0

1 1 0 1 0

1 1 1 1 1

常熟理工学院课程设计报告

物理与电子工程学院EDA实验室 由真值表写出逻辑表达式，经化简后得：

S=ABC F=AB+BC+AC=ACBCAB••

其中A为被加数，B为加数，相邻低位来的进位数为C，输出本位和为S。向相邻高位进位数为F。

（3）设计一个八位串行二进制全加器

VHDL源程序代码（关键代码）

ARCHITECTURE ONE OF F_ADDER8 IS

COMPONENT F_ADDER IS

PORT (AIN, BIN, CIN : IN STD_LOGIC;

COUT, SUM : OUT STD_LOGIC );

END COMPONENT;

SIGNAL C1, C2, C3,C4,C5,C6,C7: STD_LOGIC;

BEGIN

U1 : F_ADDER PORT MAP(AIN => AIN(0), BIN => BIN(0), CIN => CIN, SUM =>

SUM(0), COUT => C1);

∶

∶

∶

U8 : F_ADDER PORT MAP(AIN => AIN(7), BIN => BIN(7), CIN => C7, SUM =>

SUM(7), COUT => COUT);

END ONE;

经过一番编译仿真的调试后，我们得到了如下两幅正确的仿真波形。-

图7 方法一的正确仿真波形

方法二：同步八位全加器

（1） 设计一个四位全加器

VHDL源程序代码（关键代码）

ARCHITECTURE h1 of ADD4 is

合集下载

用原理图输入方法设计8位全加器

用原理图输入方法设计8位全加器

实验一 用原理图输入方法设计8位全加器

1．实验目的和要求

本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。

2．实验原理

1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计底层文件：半加器，再设计顶层文件全加器。

（1） 半加器的设计：

半加器表达式：进位：co=a and b

和：so=a xnor ( not b )

半加器原理图如下：

（2） 全加器的设计:

全加器原理图如下：

3．主要仪器设备（实验用的软硬件环境）

实验的硬件环境是：

微机 I113coasob1001010110001100cosobanotxnor2and2I113aincoutcoutainbinsumcinbinsumcinf_adderor2afedu3u2u1baccosoBcosoBh_adderAh_adderA

EDA实验开发系统 ZY11EDA13BE

并口延长线，JTAG延长线

实验的软件环境是：

MAX+plus 10.2

4．操作方法与实验步骤

 按照4.1 节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。

 建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、硬件测试。

5．实验内容及实验数据记录

1．设计半加器：

用原理图输入的方法输入一个半加器的逻辑图，如图所示：

verilog语言编写8位全加器

verilog语言编写8位全加器

Verilog实验报告——8位全加器

18位全加器

一、实验目的

用verilog语言编写一个8位全加器，并在modelsim软件上进行仿真。

二、代码

1、源代码：

module add8(sum,cout,in1,in2,cin);

input [7:0] in1,in2;

input cin;

output [7:0] sum;

output cout;

assign {cout,sum}=in1+in2+cin;

endmodule

2、激励：

`timescale 1ns/100ps

module add8_tb;

reg[7:0] A,B;

reg CIN;

wire [7:0] SUM;

wire COUT;

add8 ul(Verilog实验报告——8位全加器

2 .sum(SUM),

.cout(COUT),

.in1(A),

.in2(B),

.cin(CIN)

);

initial

begin

A=8'd0;B=8'd0;CIN=1'b0;

#10 A=8'd20;B=8'd129;CIN=1'b1;

#10 A=8'd27;B=8'd19;CIN=1'b0;

#10 A=8'd157;B=8'd29;CIN=1'b0;

#10 A=8'd37;B=8'd68;CIN=1'b0;

#10 A=8'd11;B=8'd69;CIN=1'b0;

#10 A=8'd54;B=8'd67;CIN=1'b1;

#10 A=8'd211;B=8'd0;CIN=1'b0;

#10 A=8'd87;B=8'd43;CIN=1'b1;

#10 A=8'd23;B=8'd171;CIN=1'b0;

#10 A=8'd12;B=8'd12;CIN=1'b1;

#10 A=8'd112;B=8'd115;CIN=1'b0;

end

endmoduleVerilog实验报告——8位全加器

3三、实验过程

1、上机过程

2、仿真波形Verilog实验报告——8位全加器

43、波形说明

实验一：8位全加器

实验一：8位全加器

实验一：8位全加器

一：8位全加器的源程序:

module add8(SUM,cout,A,B,cin);

output[7:0] SUM;

output cout;

input[7:0] A,B;

input cin;

assign {cout,SUM}=A+B+cin;

endmodule

二：8位全加器的测试代码：

`timescale 1ns/1ns

module add8_tp;

reg[7:0] A,B;

reg cin;

wire[7:0] SUM;

wire cout;

parameter DELY = 100;

add8 AD1(SUM,cout,A,B,cin);

initial begin

A= 8'd0; B= 8'd0; cin=1'b0;

#DELY A= 8'd100; B= 8'd200; cin=1'b1;

#DELY A= 8'd200; B= 8'd88;

#DELY A= 8'd210; B= 8'd18; cin=1'b0;

#DELY A= 8'd12; B= 8'd12;

#DELY A= 8'd100;B= 8'd154;

#DELYA= 8'd255; B= 8'd255; cin=1'b0;

#DELY $finish;

end

initial $monitor($time,,,"%d + %d + %b = {%b, %d}",A,B,cin,cout,SUM);

endmodule

三：Transcript显示结果：

# Loading work.add8_tp

# Loading work.add8

# ** Warning: (vsim-3009) [TSCALE] - Module 'add8' does not have a `timescale directive in

effect, but previous modules do.

8位全加器实验报告

8位全加器实验报告

精品文档

。 1欢迎下载 实验1 原理图输入设计8位全加器

一、 实验目的：

熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。

二、 原理说明：

一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。

三、 实验内容：

1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。

2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。

四、 实验环境：

计算机、QuartusII软件。

五、 实验流程：

实验流程：

↓

利用半加器构成一位全加器，建立电路并仿真，并将元件封装。

↓

利用全加器构成8位全加器，并完成编译、综合、适配、仿真。

图1.1 实验流程图

根据半加器工作原理，建立电路并仿真，并将元件封装。 精品文档

。 2欢迎下载 六、实验步骤：

1.根据半加器工作原理建立电路并仿真，并将元件打包。

（1）半加器原理图：

图1.2 半加器原理图

（2）综合报告：

图1.3 综合报告:

（3）功能仿真波形图4：

图1.4 功能仿真波形图

精品文档

。 3欢迎下载 时序仿真波形图：