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脉冲序列发生器设计

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XX学院课程设计报告 课程名称： 电子技术课程设计 教学院部： 电气与信息工程学院 专业班级： XX班 学生姓名： XX（XX） 指导教师： XX 完成时间： XX 年X月X日

报告成绩： 脉 冲 序 列 发 生 器 设 计

目录 1. 实 验 任 务 2. 实 验 目 的 3. 参 考 电 路 （1）设计方案 （2）参考设计

4. 实 验 内 容 （1）多谢振荡器介绍 （2）计数器的介绍

5.实 验 结 果

6.心 得 体 会 7.参 考 文 献 （1）《电子技术课程设计指导书》 （2）《电子技术基础》

1.实验任务 设计并制作一个脉冲序列发生器，周期性的产生脉冲序列。 2.实验目的 通过本次设计，进一步熟悉多谐振荡器、计数器、数据选择器的用法，掌握脉冲序列发生器的设计方法。

3.参考电路

（1）设计方案 周期性脉冲序列发生器的实现方法很多，可以由触发器构成，可以由计数器外加组合逻辑电路构成，可以有GAL构成，也可以由CPLD\FPGA构成等等。本设计采用由计数器加多路数据选择器的设计法案，脉冲序列发生器原理框图如（1）图所示。

图（1）脉冲序列发生器原理框图 （2）参考设计 脉冲序列发生器需要一个时钟信号，可采用由TTL非门和石英晶体振荡器构成的串联式多谐振荡器产生时钟信号，如图（2）所示。 主电路部分如图（3）所示，图中74LS161和与非门构成十二进制计数器，为脉冲序列的宽度为12位。

4.实验内容 按照实验要求设计电路，确定元器件型号和参数；用Multisim进行仿真，列出实验数据，画出输出信号及其他关键信号的波形；对实验数据和电路的工作情况进行分析，得出实验结论；写出收获和体会。 图（2）时钟信号产生电路 图（3）主电路图 多谢振荡器介绍 多谐振荡器是一种自激振荡电路。因为没有稳定的工作状态，多谐振荡器也称为无稳态电路。具体地说，如果一开始多谐振荡器处于0状态，那么它在0状态停留一段时间后将自动转入1状态，在1状态停留一段时间后又将自动转入0状态，如此周而复始，输出矩形波。

图 对称式多谐振荡器电路 对称式多谐振荡器是一个正反馈振荡电路[图，]。和是两个反相器，和是两个耦合电容，和是两个反馈电阻。只要恰当地选取反馈电阻的阻值，就可以使反相器的静态工作点位于电压传输特性的转折区。上电时，电容器两端的电压和均为0。假设某种扰动使有微小的正跳变，那么经过一个正反馈过程，迅速跳变为，迅速跳变为，迅速跳变为，迅速跳变为，电路进入第一个暂稳态。电容和开始充电。的充电电流方向与参考方向相同，正向增加； 的充电电流方向与参考方向相反，负向增加。随着的正向增加，从逐渐上升；随着的负向增加，从逐渐下降。因为经和两条支路充电而经一条支路充电，所以充电速度较快，上升到时还没有下降到。上升到使跳变为。理论上，向下跳变，也将向下跳变。考虑到输入端钳位二极管的影响，最多跳变到。下降到使跳变为，这又使从向上跳变，即变成 ，电路进入第二个暂稳态。经一条支路反向充电（实际上先放电再反向充电），逐渐下降。经和两条支路反向充电（实际上先放电再反向充电），逐渐上升。的上升速度大于的下降速度。当上升到时，电路又进入第一个暂稳态。 此后，电路将在两个暂稳态之间循环。

非对称式多谐振荡器是对称式多谐振荡器的简化形式[图。这个电路只有一个反馈电阻和一个耦合电容

。反馈电阻使的静态工作点位于电压传输特性的转折区，就是说，静态时，的输入电平约等于，的输出电平也约等于。因为

的输出就是的输入，所以静态时也被迫工作在电压传输特性的转折区。 图 非对称是多环形振荡器[图不是正反馈电路，而是一个具有延迟环节的负反馈电路 。 图 最简单的环形振荡器 图 石英晶体多谐振荡器 石英晶体具有优越的选频性能。将石英晶体引入普通多谐振荡器就能构成具有较高频率稳定性的石英晶体多谐振荡器[图。我们知道，普通多谐振荡器是一种矩形波发生器，上电后输出频率为的矩形波。根据傅里叶分析理论，频率为的矩形波可以分解成无穷多个正弦波分量，正弦波分量的频率为（），如果石英晶体的串联谐振频率为，那么只有频率为的正弦波分量可以通过石英晶体（第个正弦波分量，），形成正反馈，而其它正弦波分量无法通过石英晶体。频率为的正弦波分量被反相器转换成频率为矩形波。因为石英晶体多谐振荡器的振荡频率仅仅取决于石英晶体本身的参数，所以对石英晶体以外的电路元件要求不高。 计数器的介绍 在数字电路中，把记忆输人脉冲个数的操作称为计数，计数器就是实现计数操作的时序逻辑电路。计数 器应用非常广泛，除用于计数、分频外，还用于数字测量、运算和控制，从小型数字仪表到大型数字电子 计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。 计数器的种类很多，按其进制不同分为二进制计数器、十进制计数器、N进制计数器；按触发器翻转是否 同步分为异步计数器和同步计数器；按计数时是增还是减分为加法计数器、减法计数器和加/减法（可逆 ）计数器。

1．集成二进制计数器74LS161 74LS161是4位二进制同步加法计数器，除了有二进制加法计数功能外，还具有异步清零、同步并行置数 、保持等功能。74LS161的逻辑电路图和引脚排列图如图1所示，CR是异步清零端，LD是预置数控制端，D0 ，D1，D2，D3是预置数据输人端，P和T是计数使能端，C是进位输出端，它的设置为多片集成计数器的级 联提供了方便。 图1 74LSl61的逻辑电路图和引脚图

（1）异步清零功能 当CR＝0时，不管其他输人端的状态如何（包括时钟信号CP），4个触发器的输出全为零。

（2）同步并行预置数功能 在CR＝1的条件下，当LD＝0且有时钟脉冲CP的上升沿作用时，D3，D2，D1，D0输入端的数据将分别被Q3～Q0所接收。由于置数操作必须有CP脉冲上升沿相配合，故称为同步置数。

（3）保持功能 在CR=LD＝1的条件下，当T＝P＝0时，不管有无CP脉冲作用，计数器都将保持原有状态不变（停止计数） 。 （4）同步二进制计数功能 当CR＝LD＝P＝T＝1时，74LS161处于计数状态，电路从0000状态开始，连续输入16个计数脉冲后，电路 将从1111状态返回到0000状态，状态表见表2。

（5）进位输出C 当计数控制端T＝1，且触发器全为1时，进位输出为1，否则为零。 若输入计数器的CP脉冲频率为f，则从Qo端输出脉冲频率为f/2，通常也称Qo端输出信号是输人计数脉冲 CP的2分频信号，Q1端输出信号是输人计数脉冲CP的4分频信号，Q4端输出信号是输人计数脉冲CP的16分频 信号。N进制计数器可实现n分频。

（6）74LS161应用集成四位二进制同步计数器74LS161是功能较完善的计数器，用它可 组成任意进制的计数器，组成方法有两种，一种叫反馈归零法，也叫复位法，另一种叫 置位发。本设计中所用的是第一种方法：复位法。

74LS161的时序图 表1 74LS161的功能表 清零 预置 使能 时钟 预置数据输入 输出 工作模式 RD LD EP ET CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 0 1 1 1 1 × 0 1 1 1 × × × × 0 × × 0 1 1 × ↑ × × ↑ × × × × d3 d2 d1 d0 × × × × × × × × × × × × 0 0 0 0 d3 d2 d1 d0 保 持 保 持 计 数 异步清零 同步置数 数据保持 数据保持 加法计数

表2 进制同步加法计数器的状态表

数据选择器介绍 集成电路数据选择器的功能 74LS151是一种典型的集成电路数据选择器，它有3个地址输入端CBA，可选择D0～D7 ８个数据源，具有两个互补输出端，同相输出端Ｙ和反相输出端Ｗ。其逻辑图和引脚图分别如下所示： 上面所讨论的是１位数据选择器，如需要选择多位数据时，可由几个１位数据选择器并联组成，即将它们的使能端连在一起，相应的选择输入端连在一起 ２位８选１数据选择器的连接方法如下图所示。 当需要进一步扩充位数时，只需相应地增加器件的数目。

可以把数据选择器的使能端作为地址选择输入 ，将两片74LS151连接成一个16选１的数据选择器，其连接方式如下图所示。16选16选１的数据选择器的地址选择输入有４为４位，其最高位Ｄ与一个８选１数据选择器的使能端连接，经过一反相器反相后与零一另一个数据选择器的使能端连接。低３位地址选择输入端CBA由两片74LS151的地址选择输入端相对应连接而成

74LS151真值表 输入 ST A2 A1 A0 输出 Y

1 × × × 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 0 D D D D D D D D

2. 74LS151的应用 （1）用作多路数字选择开关 数据选择器本身的功能就是根据地址选择码从多路输入数据中选择一路输出。因此，数据选择器的基本用途就是用作多路数字开关，实现多数通信和路由 选择。

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项目5 脉冲发生器的设计与制作

项目5 脉冲发生器的设计与制作


5.2 项目理论知识
4. 方式3 在工作方式3下，定时/计数器T0被拆成两个独立的8 位TL0和TH0。 其中，TL0既可以用做计数，又可以用做定时，定时/ 计数器T0的各控制位和引脚信号全归它使用，其功能 和操作与方式0和方式1完全相同，而且逻辑电路结构 也极其类似。 定时/计数器T0的高8位TH0，只能作为简单的定时器 使用。由于定时/计数器T0的控制位已被TL0占用，因 此只好借用定时/计数器T1的控制位TR1和TF1，即以 计数溢出置位TF1，而定时的启动和停止则由TR1的状 态控制。
5.3 项目概要设计
5.3.3 软件程序的概要设计 有关脉冲发生器项目的软件设计的核心：如何产生脉 冲。从输出端口的电平状态分析，脉冲就是指定时间 的高电平和指定时间的低电平，周期变化，从而形成 指定频率的脉冲。 根据上述分析，软件概要设计的内容就是： （1）产生脉冲，就转换成产生端口的高、低电平； （2）指定的时间，由单片机的定时/计数器0来完成
5.2 项目理论知识
5.2.5 单片机定时器的初始化步骤 在使用单片机的定时/计数器时，需要进行初始化设 置： （1) 设置定时/计数器的工作方式——TMOD寄存器； （2）装载初值——TH和TL； （3）如果采用中断方式工作时，设置中断允许和优 先级——IE寄存器和IP寄存器； （4）启动定时/计数器——TCON中的TR1或TR0位。 在进行定时/计数器的初始化设置时，需要注意的是 ，TMOD不能按位设置，只可以按字节设置，TCON寄 存器则可以按位设置和按字节设置。
嵌 入 式 开 发 初 级
单片机原理与应用（C语言版）
项目五 脉冲发生器的设计与制作
目录
5.1 项目要求与分析
5.2 项目理论知识
5.3 项目概要设计
序列信号发生器设计步骤

序列信号发生器设计步骤

序列信号发生器设计步骤根据要产生的序列得到串行输入表达式，再根据此表达式得到串行输入的电路，这是一个组合电路，可以用逻辑门电路实现，也可以用MSI芯片实现。

因此设计方案又分为两种：一种是用移位寄存器和必要的门电路实现；另一种是用移位寄存器和MSI芯片(如数据选择器、译码器)实现。

设计步骤如下：第一步：首先根据给定序列信号的长度M，决定所需要的最小触发器的数目K：。

第二步：验证并确定实际需要的触发器数目k。

方法是对给定的序列信号每k位分为一组，选定一组后，向前移一位，按k位再取一组，总共取M组。

如果这M组数字，都不重复，就可以使用已经选择的k；否则，就使k = k + 1。

再重复以上的过程。

第三步：作状态转移表，求反馈函数，检查自启动。

设计序列信号发生器

设计序列信号发生器

数码电子学实验设计序列信号发生器报告人：XXX一．具体要求要求用D触发器和门电路设计一个产生1101001序列（序列左边先输出）的序列发生器。

二．实验目的1.熟悉原理图输出法；2.了解可编程器件的实际应用。

三．实验准备1.详解D 触发器 ①电路组成为了避免同步RS 触发器同时出现R 和S 都为1的情况，可在R 和S 之间接入非门G1，如图1所示，这种单输入的触发器称为D 触发器。

图2为其逻辑符号。

D 为信号输入端。

图1：D 触发器逻辑图 图2：D 触发器逻辑符号②逻辑功能在CP=0时，G2，G3被封锁，都输出1，触发器保持原状态不变，不受D 端输入信号的控制。

在CP=1时，G2，G3解除封锁，可接收D 端输入的信号。

如1=D 时，0=D ，触发器翻到1状态，即Q n+1=1,如0=D 时，1=D ，触发器翻到0状态，即Q n+1=0，由此可列出表1所示同步D 触发器的特性表。

表1：同步D 触发器特性表D Q n Q n+1 说明0 0 0 输出状态和D 相同 0 1 0 输出状态和D 相同 1 0 1 输出状态和D 相同 111输出状态和D 相同由上述分析可知，同步D 触发器的逻辑功能如下：当CP 由0变为1后，触发器的状态翻到和D 的状态相同； 当CP 由1变为0后，触发器保持原状态不变。

③D 触发器的名词来源D 触发器不会发生RS 触发器不确定的情形（S=1,R=1），也不会发生JK 触发器的追跑情况（J=1,K=1),那么为什么成为D 触发器呢？因为输出Q 等于输入D ，但是要经过一个CLOCK触发之后才产生，在时间上意味着有延迟时间的作用，所以称为D 型（Delay ）触发器。

2.确定移位寄存器的级数n （即需要用多少个寄存器来寄存状态）我们知道，一个D 触发器可以寄存“0”和“1”两种状态，若序列周期为P ，则信号发生器的级数n 应满足2≤P n 。

在本例中，要产生1101001这个序列，3=n 。

高速脉冲发生器脉冲波形模块设计

高速脉冲发生器脉冲波形模块设计

Briefly speaking, the main work of this dissertation includes: 1. Introducing the generation of pulse waveform’s flow and design method; Plotting out the main module and their function for design. 2. Using the clock generation board to generate main clock for the modules which generate pulse signals; Meanwhile Designing and realizing the synchronous clock for counting when pulse wants to be delayed. 3. Using FPGA to generate pulse waveforms in given working modes and its delays. 4. Using the programmable delay chips outside of FPGA for realizing the work of pulse’s delay and pulse width’s adjustment.
IV
第一章 绪论
第一章 绪论
脉冲信号发生器及相关脉冲信号发生与调理技术，自 20 世纪 40，50 年代出 现以来，不断随着半导体工艺与集成电路技术的发展而飞速发展，并广泛应用于 通信，电子，工业控制与测试等诸多领域。
1.1 研究的意义与价值
高性能脉冲发生器,作为一种通用测试设备，能够产生参数连续可调的脉冲信 号。研制高性能脉冲发生器，具有很高的研究意义和价值：一方面，随着大规模 集成电路的飞速发展和当前数字系统总线速率的不断提高，以及集成电路的发展 和半导体工艺的不断进步，各种高性能脉冲发生器广泛应用于不同领域：半导体 器件性能检测中，需要能够控制脉冲宽度、占空比、升降时间、幅度和偏移量， 特别是边沿能够精密控制的脉冲信号源；地质探测中，探测器需要稳定的毫微秒 脉冲信号发生器；步进电机控制需要延迟控制精确的脉冲信号源等等。因此，研 制新型脉冲信号发生器有着广泛的市场应用前景。另一方面，研究能产生高质量 脉冲信号的脉冲信号发生器及其关键技术，也有利于我国测试计量领域水平的提 高和脉冲信号发生器实践应用的便利，和改变目前国内相关仪器与技术落后的现 状。无论从市场应用需求，还是技术发展需要来看，高性能脉冲信号发生器的研 究与开发被提上日程具有重大的意义和价值。