一、设计要求
低频增益: > 80 dB；
单位增益带宽: > 50 MHz；
负载电容: =5pF（可调整）；
相位裕量: >60°；
增益裕量: >12dB。
二、电路结构的选择
1.共源共栅结构：
运算放大器的的结构主要有三种:
(1)简单两级运放；
(2)折叠共源共栅；
(3)共源共栅。
共源共栅放大器的特点：
(1)结合了CS、CG放大器的优点，Av较大且频带宽；
(2)输出电压摆幅因层叠的MOS管而有所损失，在低电源电压运用中
是致命的；
（3）在低电源电压电路中共源共栅结构因为要消耗过多的电压余度运用较少，此时需要多级CS放大器才能达到需要的增益，这会给放大器
的补偿带来更大困难。
折叠式共源共栅放大器的特点：
(1)与套筒式结构相比，输出电压摆幅较大些；
(2)折叠式共源共栅放大器的功耗较大、电压增益较低、极点频率较
低、噪声较高；
(3)可使输入共模电平接近电源供给的一端电压。
2.反相放大器：
COMS反相器通常由一个P沟道增强型MOS管和一个N沟道增强型MOS管串联组成。通常P沟道管作为负载管，N沟道管作为输入管。
COMS反相器具有如下特点：
(1)静态功耗极低。在稳定时，COMS反相器工作时，总有一个MOS管
处于截止状态，流过的电流为极小的漏电流。
(2)抗干扰能力强。由于其阈值电压近似为0.5VDD，输入信号变化时，
过渡变化陡峭，所以低电平噪声容限和高电平噪声容限近似相等，且随电
源电压升高，抗干扰能力增强。
(3)电源利用率高。VOH=VDD，同时由于阈值电压随VDD变化而变化，
所以允许VDD有较宽的变化范围。
(4)输入阻抗高，带负载能力强。
本设计采用共源共栅结构和反相放大器级联的方式来达到设计要求。
首先采用共源共栅结构作为差分当大器的第一级，承担主要的放大能力以及尽可能宽的单位增益带宽。反相器作为第二级主要作为阻抗匹配，提高输出的带载能力，同时具有放大功能。同时在第二级输入和输出之间
加入串联RC负反馈网络，作为频率补偿，提高系统的稳定性，防止放大
器自激。
整个差分放大器的电路图如下图1所示：
图1. 系统整体电路图
三、电路仿真
1.恒流源偏置电压的仿真：
该电路采用NMOS来模拟恒流源，电流设定为107uA左右，通过仿
。设置电压V2从0-3V变化，采用DCsweep仿真，真确定Q3的电压V
G
仿真设置及结果如下图所示：
图2. 仿真设置
图3. 仿真结果
可以看出，当电流为107uA时，对应的栅极电压大概为1.2V。
2.共源共栅结构静态工作点的仿真：
通过直流仿真，确定合适的输入共模电压，使得共源共栅结构工作在合适的放大区。
图4.静态工作点仿真电路图
图5. 仿真参数设置
图6. 仿真结果
从仿真结果可以看出，共源共栅放大器的共模输入电压为937.529mV，则合适的偏置电压就在该值附近。
3.共源共栅结构差分增益仿真：
输入端采用差模输入，设置差模输入信号为20mV，选择ACsweep，频率变化范围10HZ-10GHZ，作出仿真结果的幅频特性曲线，结果如下图所示：
图7. 交流小信号仿真电路图
图8. 交流小信号仿真设置
图9. 共源共栅结构幅频特性4.反相器电路结构的仿真：
图10. 反相器直流仿真
图10. 反相器输入输出特性曲线
图11. 反相器交流增益仿真电路图
图12. 反相器交流增益幅频特性曲线
5.整体电路仿真：
输入端输入大小为20mV的差模信号，输出端接5PF的电容负载，设置交流ACsweep仿真，频率范围10HZ-1000MEG，作出对应的幅频特性曲线和相频特性曲线，仿真设置和仿真结果如下图所示：
图12. 系统整体电路图
图13. 交流仿真设置
图14. 交流仿真结果（幅频、相频特性曲线）
四、数据处理与结果分析
通过对整个差分放大器的仿真，得到如下数据：
低频增益： 98.038dB；
单位增益带宽： 54.386MHZ；
相位裕量： 68.785°；
增益裕量： 21.333dB。
从数据仿真结果可以看出，该差分放大器的相关指标达到了设计要求。
在本次设计中，为了达到设计要求，在增益、带宽、摆幅等方面做出了很
多让步和折衷，这就是实际电路设计中会遇到的问题。在实际中，这些参
数中的大多数都会相互牵制，这将导致设计变成一个多维优化的问题。在
实际应用中要熟练运用“模拟电路设计八边形法则”、靠直觉和经验得到
一个较佳的折衷方案是每个电路设计者需要练就的能力。这就是我通过本
次课程设计所收获的心得。
课程设计 班级： 姓名： 学号： 成绩： 电子与信息工程学院 电子科学系
CMOS二输入与非门的设计 一、概要 随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。 集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。本论文讲的是数字集成电路版图设计的基本知识。然而在数字集成电路中CMOS与非门的制作是非常重要的。 二、CMOS二输入与非门的设计准备工作 1.CMOS二输入与非门的基本构成电路 使用S-Edit绘制的CMOS与非门电路如图1。 图1 基本的CMOS二输入与非门电路
2.计算相关参数 所谓与非门的等效反相器设计，实际上就是根据晶体管的串并联关系，再根据等效反相器中的相应晶体管的尺寸，直接获得与非门中各晶体管的尺寸的设计方法。具体方法是：将与非门中的VT3和VT4的串联结构等效为反相器中的NMOS 晶体管，将并联的VT 1、VT 2等效PMOS 的宽长比(W/L)n 和(W/L)p 以后，考虑到VT3和VT4是串联结构，为保持下降时间不变，VT 3和VT 4的等线电阻必须减小为一半，即他们的宽长比必须为反相器中的NMOS 的宽长比增加一倍，由此得到(W/L)VT3,VT4=2(W/L)N 。 因为考虑到二输入与非门的输入端IN A 和IN B 只要有一个为低电平，与非门输出就为高电平的实际情况，为保证在这种情况下仍能获得所需的上升时间，要求VT 1和VT 2的宽长比与反相其中的PMOS 相同，即(W/L)VT1,VT2=(W/L)P 。至此，根据得到的等效反向器的晶体管尺寸，就可以直接获得与非门中各晶体管的尺寸。 如下图所示为t PHL 和t PLH ，分别为从高到低和从低到高的传输延时，通过反相器的输入和输出电压波形如图所示。给其一个阶跃输入，并在电压值50%这一点测量传输延迟时间，为了使延迟时间的计算简单，假设反相器可以等效成一个有效的导通电阻R eff ，所驱动的负载电容是C L 。 图2 反相器尺寸确定中的简单时序模型 对于上升和下降的情况，50%的电都发生在： L eff C R 69.0=τ 这两个Reff 的值分别定义成上拉和下拉情况的平均导通电阻。如果测量t PHL 和t PLH ，可以提取相等的导通电阻。 由于不知道确定的t PHL 和t PLH ，所以与非门中的NMOS 宽长比取L-Edit 软件中设计规则文件MOSIS/ORBIT 2.0U SCNA Design Rules 的最小宽长比及最小长度值。 3.分析电路性质 根据数字电路知识可得二输入与非门输出AB F =。使用W-Edit 对电路进行仿真后得到的结果如图4和图5所示。
目录 1. 设计指标 (1) 2. 运算放大器主体结构的选择 (1) 3. 共模反馈电路（CMFB）的选择 (1) 4. 运算放大器设计策略 (2) 5. 手工设计过程 (2) 5.1 运算放大器参数的确定 (2) 5.1.1 补偿电容Cc和调零电阻的确定 (2) 5.1.2 确定输入级尾电流I0的大小和M0的宽长比 (3) 5.1.3 确定M1和M2的宽长比 (3) 5.1.4确定M5、M6的宽长比 (3) 5.1.5 确定M7、M8、M9和M10宽长比 (3) 5.1.6 确定M3和M4宽长比 (3) 5.1.7 确定M11、M12、M13和M14的宽长比 (4) 5.1.8 确定偏置电压 (4) 5.2 CMFB参数的确定 (4) 6. HSPICE仿真 (5) 6.1 直流参数仿真 (5) 6.1.1共模输入电压范围（ICMR） (5) 6.1.2 输出电压范围测试 (6) 6.2 交流参数仿真 (6) 6.2.1 开环增益、增益带宽积、相位裕度、增益裕度的仿真 (6) 6.2.2 共模抑制比（CMRR）的仿真 (7) 6.2.3电源抑制比（PSRR）的仿真 (8) 6.2.4输出阻抗仿真 (9) 6.3瞬态参数仿真 (10) 6.3.1 转换速率（SR） (10) 6.3.2 输入正弦信号的仿真 (11) 7. 设计总结 (11) 附录（整体电路的网表文件） (12)
采用折叠式结构的两级全差分运算放大器的设计 1. 设计指标 5000/ 2.5 2.551010/21~22v DD SS L out dias A V V V V V V GB MHz C pF SR V s V V ICMR V P mW μ>==?== >=±=?≤的范围 2. 运算放大器主体结构的选择 图1 折叠式共源共栅两级运算放大器 运算放大器有很多种结构，按照不同的标准有不同的分类。从电路结构来看, 有套筒 式共源共栅、折叠式共源共栅、增益提高式和一般的两级运算放大器等。本设计采用的是如图1所示的折叠式共源共栅两级运算放大器，采用折叠式结构可以获得很高的共模输入电压范围，与套筒式的结构相比，可以获得更大的输出电压摆幅。 由于折叠式共源共栅放大器输出电压增益没有套筒式结构电压增益那么高，因此为了得到更高的增益，本设计采用了两级运放结构，第一级由M0-M10构成折叠式共源共栅结构，第二级由M11-M14构成共源级结构，既可以提高电压的增益，又可以获得比第一级更高的输出电压摆幅。 为了保证运放在闭环状态下能稳定的工作，本设计通过米勒补偿电容Cc 和调零电阻Rz 对运放进行补偿，提高相位裕量！ 另外，本文设计的是全差分运算放大器，与单端输出的运算放大器相比较，可以获得更高的共模抑制比，避免镜像极点及输出电压摆幅。 3. 共模反馈电路（CMFB ）的选择 由于采用的是高增益的全差分结构，输出共模电平对器件的特性和失配相当敏感，而且不能通过差动反馈来达到稳定，因此，必须增加共模反馈电路（CMFB ）来检测两个输出端
全差分运算放大器设计 岳生生（200403020126） 一、设计指标 以上华0.6um CMOS 工艺设计一个全差分运算放大器，设计指标如下： ?直流增益：>80dB ?单位增益带宽：>50MHz ?负载电容：＝5pF ?相位裕量：>60度 ?增益裕量：>12dB ?差分压摆率：>200V/us ?共模电压：2.5V (VDD=5V) ?差分输入摆幅：>±4V 二、运放结构选择
运算放大器的结构重要有三种：（a ）简单两级运放，two-stage 。如图2所示；（b ）折叠共源共栅，folded-cascode 。如图3所示；（c ）共源共栅，telescopic 。如图1的前级所示。本次设计的运算放大器的设计指标要求差分输出幅度为±4V ，即输出端的所有NMOS 管的,DSAT N V 之和小于0.5V ，输出端的所有PMOS 管的,DSAT P V 之和也必须小于0.5V 。对于单级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该 要求，因此我们采用两级运算放大器结构。另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，最后选择如图1所示的运放结构。两级运算放大器设计必须保证运放的稳定性，我们用Miller 补偿或Cascode 补偿技术来进行零极点补偿。 三、性能指标分析 1、 差分直流增益 (Adm>80db) 该运算放大器存在两级：（1）、Cascode 级增大直流增益（M1-M8）;（2）、共源放大器（M9-M12） 第一级增益 1 3 5 11 1357 113 51 3 57 5 3 ()m m m o o o o o m m m m o o o o m m g g g g g g G A R r r r r g g r r r r =-=-=-+ 第二级增益 9 2 2 9112 9 9 11 ()m o o o m m o o g g G A R r r g g =-=-=- + 整个运算放大器的增益： 4 1 3 5 9 1 2 1 3 5 7 5 3 9 11 (80)10m m m m overall o o o o m m o o dB g g g g A A A g g g g r r r r = = ≥++ 2、 差分压摆率 （>200V/us ） 转换速率（slew rate ）是大信号输入时，电流输出的最大驱动能力。 定义转换速率SR ：
） 课程设计任务书 学生姓名：王伟专业班级：电子1001班 指导教师：刘金根工作单位：信息工程学院题目: 基于CMOS的二输入与门电路 初始条件： 计算机、Cadence软件、L-Edit软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） & 1、课程设计工作量：2周 2、技术要求： （1）学习Cadence IC软件和L-Edit软件。 （2）设计一个基于CMOS的二输入的与门电路。 （3）利用Cadence和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 | 学习Cadence IC和L-Edit软件，查阅相关资料，复习所设计内容的基本理论知识。 对二输入与门电路进行设计仿真工作，完成课设报告的撰写。 提交课程设计报告，进行答辩。 指导教师签名：年月日系主任（或责任教师）签名：年月日
目录 # 摘要 (2) 绪论…....………………………………………….………………….. ..3 一、设计要求 (4) 二、设计原理 (4) 三、设计思路 (4) 3.1、非门电路 (4) 3.2、二输入与非门电路 (6) 、二输入与门电路 (8) } 四、二输入与门电路设计 (9) 4.1、原理图设计 (9) 4.2、仿真分析 (10) 4.3、生成网络表 (13) 五、版图设计........................ (20) 、PMOS管版图设计 (20) 、NMOS管版图设计 (22) 、与门版图设计 (23)
一．差分信号的特点： 图1 差分信号 1.差分信号是一对幅度相同，相位相反的信号。差分信号会以一个共模信号 V ocm 为中心，如图1所示。差分信号包含差模信号和公模信号两个部分， 差模与公模的定义分别为：Vdiff=(V out+-V out- )/2，Vocm=(V out+ +V out- )/2。 2.差分信号的摆幅是单端信号的两倍。如图1，绿色表示的是单端信号的摆 幅，而蓝色表示的是差分信号的摆幅。所以在同样电源电压供电条件下，使用差分信号增大了系统的动态范围。 3.差分信号可以抑制共模噪声，提高系统的信噪比。In a differential system, keeping the transport wires as close as possible to one another makes the noise coupled into the conductors appear as a common-mode voltage. Noise that is common to the power supplies will also appear as a common-mode voltage. Since the differential amplifier rejects common-mode voltages, the system is more immune to external noise. 4.差分信号可以抑制偶次谐波，提高系统的总谐波失真性能。 Differential systems provide increased immunity to external noise, reduced even-order harmonics, and twice the dynamic range when compared to signal-ended system. 二．分析差分放大器电路 图2.差分放大器电路分析图
电子科学与技术系 课程设计 中文题目：CMOS二输入与非门的设计 英文题目: The design of CMOS two input NAND gate 姓名：张德龙 学号： 1207010128 专业名称：电子科学与技术 指导教师：宋明歆 2015年7月4日
CMOS二输入与非门的设计 张德龙哈尔滨理工大学电子科学与技术系 [内容摘要]随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。 集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。本次课程设计将要运用S-Edit、L-edit、以及T-spice等工具设计出CMOS二输入与非门电路并生成spice文件再画出电路版图。 [关键词]CMOS二输入与非门电路设计仿真
目录 1.概述 (1) 2.CMOS二输入与非门的设计准备工作 (1) 2-1 .CMOS二输入与非门的基本构成电路 (1) 2-2.计算相关参数 (2) 2-3.电路spice文件 (3) 2-4.分析电路性质 (3) 3、使用L-Edit绘制基本CMOS二输入与非门版图 (4) 3-1.CMOS二输入与非门设计的规则与布局布线 (4) 3-2.CMOS二输入与非门的版图绘制与实现 (5) 4、总结 (6) 5、参考文献 (6)
1．概述 本次课程设计将使用S-Edit画出CMOS二输入与非门电路的电路图，并用T-spice生成电路文件，然后经过一系列添加操作进行仿真模拟，计算相关参数、分析电路性质，在W-edit中使电路仿真图像，最后将电路图绘制电路版图进行对比并且做出总结。 2.CMOS二输入与非门的设计准备工作 2-1 .CMOS二输入与非门的基本构成电路 使用S-Edit绘制的CMOS与非门电路如图1。 图1 基本的CMOS二输入与非门电路 1
青岛农业大学 理学与信息科学学院 电子设计自动化及专用集成电路 课程设计报告 设计题目一、设计一个二人抢答器二、密码锁 学生专业班级 学生姓名（学号） 指导教师 完成时间 实习（设计）地点信息楼121 年 11 月 1 日
一、课程设计目的和任务 课程设计目的：本次课程设计是在学生学习完数字电路、模拟电路、电子设计自动化的相关课程之后进行的。通过对数字集成电路或模拟集成电路的模拟与仿真等，熟练使用相关软件设计具有较强功能的电路，提高实际动手，为将来设计大规模集成电路打下基础。 课程设计任务： 一、设计一个二人抢答器。要求： （1）两人抢答，先抢有效，用发光二极管显示是否抢到答题权。 （2）每人两位计分显示，打错不加分，答对可加10、20、30分。 （3）每题结束后，裁判按复位，重新抢答。 （4）累积加分，裁判可随时清除。 二、密码锁 设计四位十进制密码锁，输入密码正确，绿灯亮，开锁；不正确，红灯亮，不能开锁。密码可由用户自行设置。 二、分析与设计 1、设计任务分析 （1）二人抢答器用Verilog硬件描述语言设计抢答器，实现： 1、二人通过按键抢答，最先按下按键的人抢答成功，此后其他人抢答无效。 2、每次只有一人可获得抢答资格，一次抢答完后主持人通过复位按键复位，选手再从新抢答。 3、有从新开始游戏按键，游戏从新开始时每位选手初始分为零分，答对可选择加10分、20分，30分，最高九十分。 4、选手抢答成功时其对应的分数显示。 （2）密码锁 1、第一个数字控制键用来进行密码的输入 2、第二个按键控制数字位数的移动及调用密码判断程序。当确认后如果显示数据与预置密码相同，则LED 亮；如不相等，则无反应。按下复位键，计数等均复位
模电实验报告 实验七 负反馈放大电路 姓名： 学号： 班级： 院系： 指导老师： 2016年
目录 实验目的： (2) 实验器件与仪器： (2) 实验原理： (2) 实验内容： (4) 实验总结： (5) 实验：负反馈放大电路 实验目的： 1.进一步了解负反馈放大器性能的影响。 2.进一步掌握放大器性能指标的测量方法。 实验器件与仪器： 1. 实验原理： 放大器中采用负反馈，在降低放大倍数的同时，可以使放大器的某些性能大大改善。所谓负反馈，就是以某种方式从输出端取出信号，再以一定方式加到输入回路中。若所加入的信号极性与原输入信号极
性相反，则是负反馈。 根据取出信号极性与加入到输入回路的方式不同，反馈可分为四类：串联电压反馈、串联电流反馈、并联电压反馈与并联电流反馈。如图3-1所示。 从网络方框图来看，反馈的这四种分类使得基本放大网络与反馈网络的联接在输入、输出端互不相同。 从实际电路来看，反馈信号若直接加到输入端，是并联反馈，否则是串联反馈，反馈信号若直接取自输出电压，是电压反馈，否则是电流反馈。 1.负反馈时输入、输出阻抗的影响 负反馈对输入、输出阻抗的影响比较复杂，不同的反馈形式，对阻抗的影响也不一样，一般而言，凡是并联负反馈，其输入阻抗降低；凡是串联负反馈，其输入阻抗升高；设主网络的输入电阻为R i ，则串联负反馈的输入电阻为 R if =（1+FA V ）R i 设主网络的输入电阻为R o ，电压负反馈放大器的输出电阻为 R of = F A R V O +1 可见，电压串联负反馈放大器的输入电阻增大（1+A V F ）倍，而输出电阻则下降到1/（1+A V F ）倍。 2.负反馈放大倍数和稳定度 负反馈使放大器的净输入信号有所减小，因而使放大器增益下降，但却改善了放大性能，提高了它的稳定性。 反馈放大倍数为 A vf = F A A V V +1（A v 为开环放大倍数） 反馈放大倍数稳定度与无反馈放大器放大倍数稳定度有如下关系： Vf Vf A A ?= V V A A ?? F A V +11 式中?A V f/A V f 称负反馈放大器放大倍数的稳定度。V V A A /?称无反
集成电路课程设计 范例 1
集成电路课程设计 1.目的与任务 本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。 2.设计题目与要求 2.1设计题目及其性能指标要求 器件名称：含两个2-4译码器的74HC139芯片 要求电路性能指标： （1）可驱动10个LSTTL电路（相当于15pF电容负载）； （2）输出高电平时，|I OH|≤20μA，V OH，min=4.4V； （3）输出底电平时，|I OL|≤4mA，V OL，man=0.4V； （4）输出级充放电时间t r=t f，t pd＜25ns； （5）工作电源5V，常温工作，工作频率f work=30MHz，总功耗P max＝150mW。 2.2设计要求 1.独立完成设计74HC139芯片的全过程； 2.设计时使用的工艺及设计规则： MOSIS:mhp_n12；
3.根据所用的工艺，选取合理的模型库； 4.选用以lambda(λ)为单位的设计规则； 5.全手工、层次化设计版图； 6.达到指导书提出的设计指标要求。 3.设计方法与计算 3.174HC139芯片简介 74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示： 图1 74HC139芯片管脚图 表1 74HC139真值表 片选输入数据输出 C s A1 A0 Y0 Y1Y2Y3 0 0 0 0 1 1 1 0 0 1 1 0 1 0 1 0 1 1 0 1
全差分套筒式运算放大器设计 1、设计内容 本设计基于经典的全差分套筒式结构设计了一个高增益运算放大器，采用镜像电流源作为偏置。为了获得更大的输出摆幅及差模增益，电路采用了共模反馈及二级放大电路。 本设计所用到的器件均采用SMIC 0.18μm的工艺库。 2、设计要求及工艺参数 本设计要实现的各项指标和相关的工艺参数如表1和表2所示：
3、放大器设计 3.1 全差分套筒式放大器拓扑结构与实际电路 图1 全差分套筒式放大器拓扑结构 图2 最终电路图
3.2 设计过程 在图1中，Mb1和M9组成的恒流源为差放提供恒流源偏置，且M1，M2完全一样，即两管子所有参数均相同。Mb2、M7和M8构成了镜像电流源，M5、M6和M7、M8构成了共源共栅电流源，M1、M2、M3、M4构成了共源共栅结构，可以显著提高输出阻抗，提高放大倍数（把M3的输出阻抗提高至原来的（gm3 + gmb3）ro2倍。但同时降低了输出电压摆幅。为了提高摆幅，控制增益，在套筒式差分放大器输出端增加二级放大。 本设计中功率上限为10mW，可以给一级放大电路分配3mA的电流。设计要求摆幅为3V，所以图1中M1、M3、M5、M9的过驱动电压之和不大于1.8-3/2=0.3V。我们可以平均分配每个管子的过驱动电压。根据漏电计算流公式(1)（考虑沟道长度调制效应），可以计算出每个管子的宽长比。 I D=1 2μn C ox W L (V GS?V TH)2(1+λV DS)(1) 其中，C ox等于ε/t ox，μn和t ox可以从工艺库中查找。 4、仿真结果 经过调试优化之后的仿真结果如以下各图所示： 图3 增益及相位裕度 从图中可以看出，本设计的低频增益达到了74.25dB，达到了预期要求。3dB 带宽为35kHz左右，比较小，可见设计还有改进的余地。 当CL为2pF时，相位裕度： PM=180°+∠βH(ω)=180°?125.5°=54.5° 电源电压为1.8V时，输出摆幅如下图所示，达到了3V。
《集成电路设计》课程设计实验报告 （前端设计部分） 课程设计题目：数字频率计 所在专业班级：电子科 作者姓名： 作者学号： 指导老师：
目录 （一）概述 2 2 一、设计要求2 二、设计原理 3 三、参量说明3 四、设计思路3 五、主要模块的功能如下4 六、4 七、程序运行及仿真结果4 八、有关用GW48－PK2中的数码管显示数据的几点说明5（三）方案分析 7 10 11
（一）概述 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得十分重要。测量频率的方法有多种，数字频率计是其中一种。数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，是一种用十进制数字显示被测信号频率的数字测量仪器。数字频率计基本功能是测量诸如方波等其它各种单位时间内变化的物理量。在进行模拟、数字电路的设计、安装、调试过程中，由于其使用十进制数显示，测量迅速，精确度高，显示直观，经常要用到频率计。 频率计的基本原理是应用一个频率稳定度高的时基脉冲，对比测量其它信号的频率。时基脉冲的周期越长，得到的频率值就越准确。通常情况下是计算每秒内待测信号的脉冲个数，此时我们称闸门时间是1秒。闸门时间也可以大于或小于1秒，闸门的时间越长，得到的频率值就越准确，但闸门的时间越长则每测一次频率的间隔就越长，闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。 本文内容粗略讲述了我们小组的整个设计过程及我在这个过程中的收获。讲述了数字频率计的工作原理以及各个组成部分，记述了在整个设计过程中对各个部分的设计思路、程序编写、以及对它们的调试、对调试结果的分析。 （二）设计方案 一、设计要求： ⑴设计一个数字频率计，对方波进行频率测量。 ⑵频率测量可以采用计算每秒内待测信号的脉冲个数的方法实现。
全差分运算放大器设计 岳生生（0126） 一、设计指标 以上华CMOS 工艺设计一个全差分运算放大器，设计指标如下： 直流增益：>80dB 单位增益带宽：>50MHz 负载电容：＝5pF 相位裕量：>60度 增益裕量：>12dB 差分压摆率：>200V/us 共模电压：(VDD=5V) 差分输入摆幅：>±4V 运放结构选择
运算放大器的结构重要有三种：（a ）简单两级运放，two-stage 。如图2所示；（b ）折叠共源共栅，folded-cascode 。如图3所示；（c ）共源共栅，telescopic 。如图1的前级所示。本次设计的运算放大器的设计指标要求差分输出幅度为±4V ，即输出端的所有NMOS 管的 ,DSAT N V 之和小于，输出端的所有PMOS 管的 ,DSAT P V 之和也必须小于。对于单 级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该要求，因此我们采用两级运算放大器结构。另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，最后选择如图1所示的运放结构。两级运算放大器设计必须保证运放的稳定性，我们用Miller 补偿或Cascode 补偿技术来进行零极点补偿。 性能指标分析 差分直流增益 (Adm>80db) 该运算放大器存在两级：（1）、Cascode 级增大直流增益（M1-M8）;（2）、共源放大器（M9-M12） 第一级增益 1 3 5 1 1 1 3 5 7 1 1 3 5 1 3 5 7 5 3 ()m m m o o o o o m m m m o o o o m m g g g g g g G A R r r r r g g r r r r =-=-=- +P 第二级增益9 2 2 9 11 2 9 9 11 ()m o o o m m o o g g G A R r r g g =-=-=-+P 整个运算放大器的增益： 4 1 3 5 9 1 2 1 3 5 7 5 3 9 11 (80)10m m m m overall o o o o m m o o dB g g g g A A A g g g g r r r r == ≥++ 差分压摆率 （>200V/us ） 转换速率（slew rate ）是大信号输入时，电流输出的最大驱动能力。 定义转换速率SR ： 1）、输入级： max 1max |2| Cc out DS C C d SR dt I v I C C = = = 单位增益带宽1m u C g C ω= ，可以得到 1m C u g C ω =
集成电路课程设计报告 设计课题: 数字电子钟的设计 姓名: 专业: 电子信息工程 学号: 日期 20 年月日——20 年月日指导教师: 国立华侨大学信息科学与工程学院
目录 1．设计的任务与要求 (1) 2.方案论证与选择 (1) 3.单元电路的设计和元器件的选择 (5) 3.1 六进制电路的设计 (6) 3.2 十进制计数电路的设计 (6) 3.3 六十进制计数电路的设计 (6) 3.4双六十进制计数电路的设计 (7) 3.5时间计数电路的设计 (8) 3.6 校正电路的设计 (8) 3.7 时钟电路的设计 (8) 3.8 整点报时电路的设计 (9) 3.9 主要元器件的选择 (10) 4.系统电路总图及原理 (10) 5.经验体会 (10) 参考文献 (11) 附录A：系统电路原理图 (12)
数字电子钟的设计 1. 设计的任务与要求 数字钟是一种…。 此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。而且通过数字钟的制作进一步了解…。 1.1设计指标 1. 时间以12小时为一个周期； 2. 显示时、分、秒； 3. 具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； 4. 计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时； 5. 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。1.2 设计要求 1. 画出电路原理图（或仿真电路图）； 2. 元器件及参数选择（或开发板的考虑）； 3. 编写设计报告，写出设计的全过程，附上有关资料和图纸(也可直接写在 相关章节中)，有心得体会。 2. 方案论证与选择 2.1 数字钟的系统方案 数字钟实际上是…
集成电路设计综合实验 题目：集成电路设计综合实验 班级：微电子学1201 姓名： 学号：
集成电路设计综合实验报告 一、实验目的 1、培养从版图提取电路的能力 2、学习版图设计的方法和技巧 3、复习和巩固基本的数字单元电路设计 4、学习并掌握集成电路设计流程 二、实验内容 1. 反向提取给定电路模块（如下图1所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。 图1 1.1 查阅相关资料，反向提取给定电路模块，并且将其整理、合理布局。 1.2 建立自己的library和Schematic View（电路图如下图2所示）。 图2 1.3 进行仿真验证，并分析其所完成的逻辑功能（仿真波形如下图3所示）。
图3 由仿真波形分析其功能为D锁存器。 锁存器:对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程。 只有在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号。其中使能端A 加入CP信号，C为数据信号。输出控制信号为0时，锁存器的数据通过三态门进行输出。所谓锁存器，就是输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号到来时才改变。锁存，就是把信号暂存以维持某种电平状态。 1.4 生成Symbol测试电路如下(图4所示) 图4
设计课题 设计一个具有恒流偏置的单端输入-单端输出差分放大器。 学校：延安大学
一： 已知条件 正负电源电压V V V V EE cc 12,12-=-+=+；负载Ω=k R L 20； 输入差模信号mV V id 20=。 二：性能指标要求 差模输入电阻Ω>k R id 10；差模电压增益15≥vd A ；共模抑制 比dB K CMR 50>。 三：方案设计及论证 方案一：
方案二
方案论证： 在放大电路中，任何元件参数的变化，都将产生输出电压的漂移，由温度变化所引起的半导体参数的变化是产生零点漂移的主要原因。采用特性相同的管子使它们产生的温漂相互抵消，故构成差分放大电路。差分放大电路的基本性能是放大差模信号，抑制共模信号好，采用恒流源代替稳流电阻，从而尽可能的提高共模抑制比。 论证方案一：用电阻R6来抑制温漂 ?优点：R6 越大抑制温漂的能力越强； ?缺点：<1>在集成电路中难以制作大电阻； <2> R6的增大也会导致Vee的增大（实际中Vee不
可能随意变化） 论证方案二 优点：（1）引入恒流源来代替R6,理想的恒流源内阻趋于无穷，直流压降不会太高，符合实际情况； （2）电路中恒流源部分增加了两个电位器，其中47R的用来调整电路对称性，10K的用来控制Ic的大小，从而调节静态工作点。 通过分析最终选择方案二。 四：实验工作原理及元器件参数确定 ?静态分析：当输入信号为0时， ?I EQ≈(Vee-U BEQ)/2Re ?I BQ= I EQ /(1+β) ?U CEQ=U CQ-U EQ≈Vcc-I CQ Rc+U BEQ 动态分析 ?已知：R1=R4,R2=R3
集成电路课程设计报告 课题：二输入或非门电路与版图设计 专业 电子科学与技术 学生姓名 严 佳 班 级 B 电科121 学号 1210705128 指导教师 高 直 起止日期 2015.11.16-2015.11.29
摘要 集成电路是一种微型电子器件或部件。它是采用一定的工艺，把一个电路中所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起，制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路或系统功能的微型结构。在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。 越来越多的电子电路都在使用MOS管，特别是在音响领域更是如此。MOS 管与普通晶体管相比具有输入阻抗高、噪声系数小、热稳定性好、动态范围大等优点，且它是一种压控器件，有与电子管相似的传输特性，因而在集成电路中也得到了广泛的应用。 关键词：CMOS门电路或非门集成电路
绪论 目前，集成电路经历了小规模集成、中规模集成、大规模集成和超大规模集成。单个芯片上已经可以制作包含臣大数量晶体管的、完整的数字系统。在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。在版图设计过程中，要进行定期的检查，避免错误的积累而导致难以修改。 1.设计要求 （1）学习Multisim软件和L-Edit软件 （2）设计一个基于CMOS的二输入或非门电路。 （3）利用Multisim和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 2.设计目的 （1）熟悉Multisim软件的使用。 （2）L-Edit软件的使用。 （3）培养自己综合运用所学知识、独立分析和解决实际问题的能力，培养创新意识和创新能力，并获得科学研究的基础训练，加深对集成电路版图设计的了解。 3.设计原理 能够实现B =“或非”逻辑关系的电路均称为“或非门”。二输入或 A L+ 非门有两个输入端A和B以及一个输出端L，只有当A端和B端同时为高电平时输出才为低电平，否则输出都为高电平。在一个或门的输出端连接一个非门就构成了“或非门”，如图1.1所示，逻辑符号如图1.2所示，真值表如图1.3所示。
全差分运算放大器设计 岳生生（6） 一、设计指标 以上华0.6um CMOS 工艺设计一个全差分运算放大器，设计指标如下： ?直流增益：>80dB ?单位增益带宽：>50MHz ?负载电容：＝5pF ?相位裕量：>60度 ?增益裕量：>12dB ?差分压摆率：>200V/us ?共模电压：2.5V (VDD=5V) ?差分输入摆幅：>±4V 二、运放结构选择
运算放大器的结构重要有三种：（a ）简单两级运放，two-stage 。如图2所示；（b ）折叠共源共栅，folded-cascode 。如图3所示；（c ）共源共栅，telescopic 。如图1的前级所示。本次设计的运算放大器的设计指标要求差分输出幅度为±4V ，即输出端的所有NMOS 管的,DSAT N V 之和小于0.5V ，输出端的所有PMOS 管的 ,DSAT P V 之和也必须小于0.5V 。对于单级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该 要求，因此我们采用两级运算放大器结构。另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，最后选择如图1所示的运放结构。两级运算放大器设计必须保证运放的稳定性，我们用Miller 补偿或Cascode 补偿技术来进行零极点补偿。 三、性能指标分析 1、 差分直流增益 (Adm>80db) 该运算放大器存在两级：（1）、Cascode 级增大直流增益（M1-M8）;（2）、共源放大器（M9-M12） 第一级增益 1 3 5 11135711 3 5 1 3 5 7 5 3 ()m m m o o o o o m m m m o o o o m m g g g g g g G A R r r r r g g r r r r =-=-=- +P 第二级增益 9 2 291129 9 11 ()m o o o m m o o g g G A R r r g g =-=-=- +P 整个运算放大器的增益： 4 1 3 5 9 1 2 1 3 5 7 5 3 9 11 (80)10m m m m overall o o o o m m o o dB g g g g A A A g g g g r r r r == ≥++ 2、 差分压摆率 （>200V/us ） 转换速率（slew rate ）是大信号输入时，电流输出的最大驱动能力。 定义转换速率SR ：
集成电路原理及应用课程设计报告 \\ 题目 DDS芯片AD9850原理及应用 授课教师 学生 学号 专业
教学单位 完成时间 2011年7月1日 摘要：介绍了美国A D公司采用先进的直接数字频率合成 ( DDS )技术推出的高集成度频率合成器 A D9 8 5 0的工作原理、主要特点及其与 MCS51单片机的接口，并给出了接口电路图和部分源程序。同时给出了以AD9850为频率合成器，以AT89S52单片机为进程控制和任务调度核心来设计一个信号频率和幅度都能预置且频率稳定度高的函数信号发生器的设计方法． 引言 随着“软件无线电”技术和数字技术的飞速发展，用数字控制方法从一个参考频率源产生多种频率的技术——直接数字合成器（Direct Digital Synthesizer。DDS）被广泛应用。具体体现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。现已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。美国AD公司推出的高集成度的采用先进的CMOS技术的直接频率合成器AD9850是DDS技术的典型产品之一。AD9850是高稳定度的直接数字频率合成器件，部数据输入寄存器、可编程DDS系统、高性能数/模转换器（DAC）及高速比较器，能实现全数字编程控制的频率合成器和时钟发生器，如接上精密时钟源，AD9850可产生一个频谱纯净、频率和相位都可编程控制的正弦信号。AD9850中包含高速比较器，正弦波也可直接用作频率信号源，也可通过比较器转换成方波，作为时钟输出。本文主要介绍了高集成度频率合成器 A D9 8 5 0的工作原理、主要特点及其与 MCS51单片机的接口及应用设计。 一．特性： 1）最高125MHz的时钟频率； 2）片集成高性能模数变换器（10位ADC）和高速比较器； 3）具有良好的动态性能：在40MHz输出时，DAC的抑制寄生动态围（SFDR）仍大于50dB； 4）供电模式可选：+5v或+3.3v单电源供电；
对于全差分放大器，一般可以得到更大的swing (由于差分信号)，同时可以实现对共模干扰、噪声以及偶数阶的非线性的抑制；但其需要有两个匹配的反馈网络，以及共模反馈电路 顺便提一下，对于全差分的折叠共源共栅（folded cascode）放大器，需要注意 转换速率（正向与负向）对输入对差分对的尾电流源和cascode电流源的考虑 非主极点的位置–输入对管的drain节点（注意全差分没有镜像极点的问题..），如果考虑PMOS输入的结构，将会折叠到n管的cascode，从而减小此节点阻抗，提高此非主极点的频率；但是P输入结构亦有其问题，如直流增益和cmfb电路的速度（考虑cmfb控制的为cascode的pmos电流源） 关于共模反馈CMFB 从反馈环路来看，共模的稳定问题来源于闭环的共模增益：由于输入差分对的尾电流源的local-feedback，通常共模增益较小，导致运放无法控制其输出共模点；通过CMFB共模反馈电路，可以提高共模反馈环路的增益，以稳定共模信号。 设计CMFB需考虑补偿以减小环路的稳定时间（settling time）和提高稳定性。 从性能上，我们希望共模反馈的单位增益带宽足够大，但由于cmfb的环路相较于差模通路可能有更多高频极点，故此在一定的功耗要求下其UGB一般比较难做的高，有书中提到可以将其设计为差模UGB 的1/3 一般共模反馈的方法是控制放大器的电流源，这里如果是folded-cascode的结构，可以考虑用cmfb控制cascode的电流源而不是输入差分对的电流源—-因其在共模环路中有较少的节点–>更容易补偿等..（另一种考虑是控制尾电流源可能导致共模增益的问题) 另外，对于cmfb控制的尾电流源，常见将尾电流源分为两半，其中之一由cmfb控制，另一半接恒定偏置电流；这种结构的具体分析可见Gray书12.4.2节的内容，简单来说，single-stage的opamp中控制尾电流源的cmfb结构，其UGB主要为gmt/CL, 其中gmt为尾电流源的跨导，这里拆分尾电流源来减半cmc共模控制的部分，这样UGB减小，即缩减带宽来提升共模反馈环路的相位裕度，当然cmfb的增益相应也减小了；另外恒定偏置部分也可帮助共模电压的初始建立，减小cmfb大的扰动。 具体的，共模反馈可以分为连续时间和开关电容两类 连续时间的共模反馈 一般的问题是信号幅度的限制和共模信号干扰，具体的共模反馈的方法： 1.电阻分压resistive-divider （如下左图） 电阻和cm-sense amplifier的输入电容会引入一个极点，可以通过在电阻上并联电容的方法，引入一个左半平面零点，来减小高频极点的影响
集成电路课程设计 1. 目的与任务 本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计一电路设计及模拟一版图设计一版图 验证等正向设计方法2. 设计题目与要求 2.1 设计题目及其性能指标要求 器件名称：含两个2-4译码器的74HC139芯片 要求电路性能指标： (1)可驱动10个LSTTL电路(相当于15pF电容负载)； (2)输出高电平时，|l O H < 20 卩A, V O H min=4.4V; (3)输出底电平时，|l OL| < 4mA V O L ma=0.4V; (4)输出级充放电时间t r=t f , t pd V25ns； (5)工作电源5V,常温工作，工作频率f work = 30MHZ总功耗P max= 150mW。 2.2 设计要求 1. 独立完成设计74HC139芯片的全过程； 2. 设计时使用的工艺及设计规则：MOSlS:mhp_n12； 3. 根据所用的工艺，选取合理的模型库； 4. 选用以lambda(入)为单位的设计规则； 5. 全手工、层次化设计版图； 6. 达到指导书提出的设计指标要求。 3. 设计方法与计算 3.1 74HC139芯片简介 74HC139是包含两个2线-4线译码器的高速CMO数字电路集成芯片，能与TTL集
成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1 所示： 地址输人数据输岀 ▼[>!> Sb A Ob A)b Y (lb lb Y Zb 丫盹 加加 I I I 二 _「 选通I —I 地址输人数擔输出 图1 74HC139芯片管脚图 表1 74HC139真值表 从图1可以看出74HC139芯片是由两片独立的2—4译码器组成的，因此设计时只需分析其中一个2—4译码器即可，从真值表我们可以得出Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。A1、A0为输入端，丫0-丫3为输出端，而且是低电平有效。 2—4译码器的逻辑表达式，如下所示： 丫0 C s A A C s A A o 丫 1 C s A A o C s A A o