第二章 8086系统结构[2-3]

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§2-5 8086CPU时序
3、总线周期（Bus Cycle）
CPU为了读取指令或传送数据，需要通过总线接口部件 BIU与存储器或I/O接口进行信息交互，执行对总线的操 作。 总线周期：CPU完成一次总线操作所需要的时间。
在8086/8088CPU中，一个总线周期至少包括4个时钟周 期。
三、最小模式下的总线操作 1、读总线周期 T3状态
在T3状态的前沿（下降沿）检测READY信号，判断是否插入等待状态 Tw （1）若READY信号有效（高电平）， 则为正常周期，在T3 状态结束 后进入T4状态，且在T4 状态的前沿采样数据总线AD15~AD0，读取数据 （2）若READY信号无效（低电平），则在T3结束后，进入Tw状态
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§2-5 8086CPU时序
二、系统的复位和启动
注意：
当RESET信号有效后，再经一个T状态（时钟周期）， 将执行：
（1）把所有具有三态的输出线（包括 AD15～AD0， A19/S6～ A16/S3，BHE#/S7， M/IO#， DT/R#，DEN#，WR#，RD#和 INTA#等）都置成浮空（高阻）状态，直到RESET回到低电平， 结束复位操作为止。
8086时序举例：存储器读
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§2-5 8086CPU时序
8086时序举例：存储器读
T1 CLK T2 T3 T4
M/IO BHE/S7
A19/S6-A16/S3 AD15-AD0 ALE RD DT/R
A19~A16 A15~A0 S6~S3 数据输入
DEN
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2、时钟周期（Clock Cycle）
8086CPU内部的逻辑操作以及与外部存储器和I/O交换数 据进行的总线操作全部由CPU的时钟来定时的。
时钟周期：每两个时钟脉冲上升（下降）沿之间的时间 间隔，也称为T状态。
T
每个T状态是8086中处理动作的最小单位。它等于CPU的 时钟频率的倒数。 设8086CPU的主频为8MHz，一个时钟周期为125ns。
1~2个 若干个 T1 T2 T3 T4 Ti Ti T1 T2 T3 Tw Tw Tw T4 Ti Ti
总线周期
总线周期
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3、总线周期
在8086/8088CPU中，一个总线周期至少包括4个时钟周期。
1~2个 T1 T2 T3 T4 Ti Ti T1 若干个 T2 T3 Tw Tw Tw T4 Ti Ti
加深对指令执行过程及计算机工作原理的了解 设计接口时，需考虑各引脚信号在时序上的配合
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§2-5 8086CPU时序
5、时序（Instruction Cycle）
时序图：描述某一操作过程中，芯片/总线上有关引脚 信号随时间发生变化的关系图。 时序图以时钟脉冲信号作为横坐标轴，表示时间顺序； 纵轴上是有关操作的引脚信号随时间发生变化的情况。 时序图中左边出现的事件发生在右边之前。
§2-5 8086CPU时序
二、系统的复位和启动－－动画演示
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§2-5 8086CPU时序
三、最小模式下的总线操作
1、读总线周期
在T3或Tw状态 数据出现在数据总
线上
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§2-5 8086CPU时序
三、最小模式下的总线操作
1、读总线周期－－动画演示
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§2-5 8086CPU时序
三、最小模式下的总线操作
4、指令周期（Instruction Cycle）
指令周期：完成一条指令所需要的时间。它由几个总线 周期组成。
示例：
时钟周期 (T状态)
总线周期 (取指）
总线周期 (读存储器) 指令周期
总线周期 (写存储器)
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§2-5 8086CPU时序
4、指令周期
注意：
8086中不同指令的指令周期是不等长的。 同一类型的指令，由于操作数不同，指令周期也不同。
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§2-5 8086CPU时序
一、概述
时序就是指系统中各总线信号（即地址、数据和控 制信号）产生的先后次序。 学习总线操作时序对接口电路设计是至关重要的。
帮助深入了解执行指令的过程，准确地掌握CPU与 存储器、CPU与I/O设备以及I/O设备之间的操作定 时关系 在程序设计时了解时序有助于选择适当的指令，优 化程序设计 在计算机实时控制系统设计中要利用时序完成实时 操作
FFFFH
0000H 0000H 0000H 变空 0000H
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§2-5 8086CPU时序
二、系统的复位和启动
复位后程序执行：代码段寄存器CS=FFFFH，指令指针IP=0，
启动地址 = CS×16+IP = FFFF0H+0000H = FFFF0H
因此，8086复位后从内存的FFFF0H处开始执行指令。在 FFFF0H处存放一条无条件转移指令（JMP），转移到系统 引导程序的入口处，以便系统启动后自动进入系统程序。 在复位时，由于标志寄存器被清零，即所有标志位都被清除 了。因而，系统程序在启动时，总是要通过指令来设置各有 关标志。如，开中断指令STI设置中断允许标志。
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8086复位时序
CLK RESET 复位 内部 RESET 三态门 输出信号
浮空 不作用状态
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二、系统的复位和启动
注意：
当CPU检测到RESET引脚上的上升沿时，就停止正在进行的 所有操作，处于初始化状态，进行复位，直到RESET信号变 为低电平。 CPU内部有一个复位逻辑电路，是用CLK来与外部RESET 同步的，所以内部要在外部RESET信号有效后的时钟的上升 沿到来时才有效。 RESET信号可以由时钟发生器8284接收外电路的复位请求信 号进行同步整形处理后输入CPU，有效信号至少保持4个时 钟周期，如果是初次加电引起的复位（冷启动），有效信号 至少保持50us。
（4）CPU的外频（系统频率）：CPU的外部总线频率。 （5）倍频系数：CPU主频和外频的相对比例系数。
8088/8086/80286/80386的主频和外频值相同 从80486DX2开始，CPU的主频和外频不再相同。将外频按一定的 比例倍频后得到CPU的主频，即 CPU主频＝外频×倍频系数
总线周期
总线周期
基本的总线周期由4个T状态组成。记为：T1、 T2、 T3、 T4。一般情 况下，在总线周期的T1状态传送地址，T2~T4状态传送数据。 等待时钟周期Tw：在总线周期的T3和T4之间插入，总线处于等待状态 空闲时钟周期Ti：在两个总线周期之间插入，总线处于空闲状态
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例1： MOV BX, AX；包含：取指令 例2： ADD [BX], AX 包含：（1）取指令 （2）取（DS:BX）内存单元操作数 存储器读周期
（3）存放结果到（DS:BX）内存单元
存储器写周期
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§2-5 8086CPU时序
例：微机A和微机B采用主频不同的CPU芯片，在片内逻辑电路完全相同的 情况下，若A机的CPU主频为8MHz，B机为12MHz，且已知每台机器的 总线周期平均含有4个时钟周期，A机的平均指令执行速度为0.4MIPS （Million Instructions Per Second），那么该机的平均指令周期为多少微 秒，每个指令周期含有几个总线周期？B机的平均指令执行速度为多少 MIPS？ 106 s 解：（1）A机的平均指令周期＝ 2.5s 6 0.4 10 2.5s 5 每个指令周期的总线周期数＝ 0.125s 4
（2）B机的平均指令执行速度＝0.4 MIPS X 12/8=0.6 MIPS 1 或 0.6MIPS
1 45 6 1210
时钟周期
总线周期 每条指令含的总线周期数
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5、时序（Instruction Cycle）
时序：为实现某个操作，芯片上的引脚信号在时钟 信号的同一控制下，按一定的时间顺序发出有效信 号，这个时间顺序就是时序。 学习时序的目的：
例： MOV BX, AX MOV AX, [1000H] MUL BL MOV [BX], AX 2个时钟周期 10个时钟周期 70～77个时钟周期 14个时钟周期
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§2-5 8086CPU时序
4、指令周期
执行指令的过程中，需要从存储器或I/O端口读取或存 放数据。故一个指令周期通常包含若干个总线周期。
（2）其中， M/IO#， DT/R#，DEN#，WR#，RD#和INTA# 在进入浮空前的半个状态(即时钟周期的低电平期间)，这些三态输 出线暂为不作用状态，然后浮空。
（3）其它的控制信号线（包括ALE，HLDA，RQ#/GT0#， RQ#/GT1#，QS0和QS1）都置为无效状态，但不浮空。
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二、系统的复位和启动
复位信号：通过引脚RESET上的触发信号来引起8086系统复位和 启动，RESET至少维持4个时钟周期的高电平。
复位操作：当RESET信号编程高电平时，8086CPU结束现行操作， 各个内部寄存器复位成初值。
标志寄存器 指令寄存器 清零 0000H
CS寄存器
DS寄存器 SS寄存器 ES寄存器 指令队列 其它寄存器
（6）PC机各子系统（存储系统、显示系统、总线等）时 钟： 由系统频率按照一定的比例分频得到。
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§2-5 8086CPU时序
1、主频、外频、倍频系数
（7）外频性能指标
频率f：1秒内的脉冲个数 周期T＝1/f 占空比：高电平在一个周期中的比例
T