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第二章 Intel8086系统结构

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微机原理(杭州电子科技大学【4】8086系统结构[2-3]

微机原理(杭州电子科技大学【4】8086系统结构[2-3]

15:28
22
二、系统的复位与启动
【8086CPU时序】
① 复位信号：通过RESET引脚上的触发信号来引起8086系统复位和启
动，RESET至少维持4个时钟周期的高电平。
② 复位操作：当RESET信号变成高电平时，8086／8088CPU结束现行
操作，各个内部寄存器复位成初值。
标志寄存器
清零
指令寄存器 CS寄存器 DS寄存器 SS寄存器 ES寄存器
的比例倍频后得到CPU的主频，即： CPU主频 = 外频 × 倍频系数
⑥ PC机各子系统时钟(存储系统，显示系统，总线等)是由系统频率按 照一定的比例分频得到。
15:28
5
内频 550MHz Pentium III
倍频系数5.5
L1 Cache
L2 550MHz Cache
处理机总线 100MHz
微机原理与接口技术
第四讲
15:28
第二章 8086系统结构
内容提要
z微型计算机的发展概况 z8086CPU内部结构 z8086CPU引脚及功能 z8086CPU存储器组织 z8086CPU系统配置 z8086CPU时序
15:28
2
※有关概念介绍
z 主频，外频，倍频系数 z T状态 z 总线周期 z 指令周期 z 时序 z 时序图
总线操作
读存储器操作 (取操作数)
写存储器操作 (将结果存放到内存)
读 I/O 端口操作 (取 I/O 端口中的数)
写 I/O 端口操作 (往 I/O 端口写数)
中断响应操作
总线周期
存储器读周期 存储器写周期 I/O 端口读周期 I/O 端口写周期 中断响应周期
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第2章-8086微处理器part2

第2章-8086微处理器part2

8086 CPU在最小模式中引脚定义
M/#IO：Memory/Input & Output，三态输出
存储器或I／O端口访问信号 。指示8086的访问对象，发 给MEM或I/O接口。 M／# IO为高电平时，表示 当前CPU正在访问存储器；
M／# IO 为低电平时，表 示当前CPU正在访问I／O端 口
数据驱动器数据流向控制信 号，输出，三态。
在8086系统中，通常采用 74LS245、8286或8287作 为数据总线的驱动器，用 DT/#R信号来控制数据驱动 器的数据传送方向。 当DT/#R＝1时，进行数据 发送； 当DT/#R＝0时，进行数据 接收。
8086 CPU在最小模式中引脚定义
READY：准备就绪信号 由外部输入，高电平有效 ，表示CPU访问的存储器 或I／O端口己准备好传送 数据。 当READY无效时，要求 CPU插入一个或多个等待 周期Tw，直到READY信 号有效为止。
S3 0 1 0 1
当前正在使用的段寄存器 ES SS CS或未使用任何段寄存器 DS
8086 CPU在最小模式中引脚定义
#BHE/S7：高8位总线允许（Bus High Enable）
T1：指示高8位数据总线上的数据 是否有效 （#BHE:AD0）配合：00时读写字 ，01时读写奇地址字节，10时读写 偶地址字节 其他T周期：输出状态信号S7（S7 始终为逻辑1，未定义） DMA方式下，该引脚为高阻态。
最大模式引脚信号（续）
LOCK# ：总线封锁（优先权锁定） 三态输出，低电平有效。 LOCK有效时表示CPU不允许其它总线主控者占用 总线。 ห้องสมุดไป่ตู้ 这个信号由软件设置。 • 当在指令前加上LOCK前缀时，则在执行这条 指令期间LOCK保持有效，即在此指令执行期 间，CPU封锁其它主控者使用总线。 在保持响应期间，LOCK#为高阻态。

1 80868088微处理器的内部结构

1 80868088微处理器的内部结构

微机原理第2章8086/8088系统结构8086/8088微处理器的内部结构微机原理8086是Intel系列的16bit微处理器，属第三代。

它有16bit数据总线和20bit地址线，可寻址1M空间。

8088有8bit数据总线和20bit地址线，可寻址1M空间。

其内部有16bit数据总线。

AH AL BH BL SI ALU 运算数暂存器标志寄存器EU控制电路16位CSDSSS ES IP 内部暂存器8位1 2 3 4 5 6执行部件（EU ）总线控制电路 指令队列缓冲器总线接口部件（BIU ）通用寄存器加法器80888086累加器基址寄存器计数寄存器数据寄存器堆栈指针基址指针目的变址源变址AX BX CX DX微机原理CPUEUBIU •16位通用寄存器组（AX、BX、CX 、DX、SP、BP、SI、DI）•算术逻辑单元—ALU•暂存器•EU控制器•标志寄存器—FLAG•段寄存器组（CS,DS,SS,ES）,指令指针—IP •地址加法器•指令队列•总线接口控制逻辑微机原理EU 部件不直接与外部总线相连。

它从BIU的指令队列中取指令和数据。

EU 负责指令的执行。

BIU 根据EU 的请求，完成CPU 与存储器或I/O 之间的数据传送。

功能：符号名称高8位符号低8位符号AX累加器AH AL BX基址寄存器BH BL CX计数寄存器CH CL DX数据寄存器DH DL这里的寄存器可以8位或16位参与操作。

符号名称SP堆栈指针寄存器BP基址指针寄存器SI源变址寄存器DI目的变址寄存器这里的寄存器只能以16位参与操作。

符号名称CS代码段寄存器DS数据段寄存器ES附加段寄存器SS堆栈段寄存器IP指令指针寄存器D15D14D13D12D11D10D9D8 x x x x OF DF IF TF D7D6D5D4D3D2D1D0 SF ZF x AF x PF x CF符号名称定义CF进位标志运算中，最高位有进位或借位时CF=1，否则CF=0 PF奇偶标志运算结果低8位“1”个数为偶数时PF=1，否则PF=0 AF辅助进位D3有向D4进（借）位时AF=1，否则AF=0ZF零标志运算结果每位均为“0”时ZF=1, 否则ZF=0SF符号标志运算结果的最高位为1时SF=1，否则SF=0OF溢出标志运算中产生溢出时OF=1, 否则OF=0符号名称功能TF陷阱标志TF=1将使CPU进入单步执行指令IF中断标志IF=1允许CPU响应可屏蔽中断DF方向标志DF=1将从高地址向低地址处理字符串所以：CF=0PF=1AF=1ZF=0SF=1OF=0微机原理下次课见。

【教学课件】第2章 8086微处理器

【教学课件】第2章 8086微处理器

控制 电路
局部总线 接口
SYSB/RESB
1
20
2
19
3
18
4
17
5
8289 16
6
15
7
14
8
13
9
12
10
11
INIT
BCLK BREQ BPRN BPRO BUSY CBRQ
总线仲裁 信号
AEN
V CC S1 S0 CLK
LOCK
CRQLCK ANYRQST
AEN CBRQ BUSY
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DEN CEN
INTA IORC AIOWC IOWC
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23
2．总线仲裁控制器8289
仲裁电路
状态
S2
信号
S1
S0
状态 译码器
多路总线 接口
控制 输入
LOCK CLK
CRQLCK
RESB ANYRQST
IOB
S2 IOB
RESB BCLK INIT BREQ BPRO BPRN
GND
数据总线
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S0
S1
S2
INTR R Q / G T0
R Q / G T1
8288 总线控制器
IN T A
8259A 及有关电路
控制总线 中 断 请 求
22
1．总线控制器8288
状态
S2
信号
S1
S0
状态 译码器
控制 输入
CLK
AEN CEN IOB
控制 电路
命令 信号 发生器
控制信号 发生器
2.3.1 最小模式和最大模式的概念

微机原理课件第二章 8086系统结构

微机原理课件第二章 8086系统结构

但指令周期不一定都大于总线周期，如MOV AX，BX
操作都在CPU内部的寄存器，只要内部总线即可完成，不 需要通过系统总线访问存储器和I/O接口。
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17
• 8086CPU的典型总线时序，充分体现了总 线是严格地按分时复用的原则进行工作的。 即：在一个总线周期内，首先利用总线传 送地址信息，然后再利用同一总线传送数 据信息。这样减少了CPU芯片的引脚和外 部总线的数目。
• 执行部件（EU）
• 功能：负责译码和执行指令。
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5
• 联系BIU和EU的纽带为流水指令队列
• 队列是一种数据结构，工作方式为先进先出。写入的指令 只能存放在队列尾，读出的指令是队列头存放的指令。
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6
•BIU和EU的动作协调原则 BIU和EU按以下流水线技术原则协调工作，共同完成所 要求的任务： ①每当8086的指令队列中有空字节，BIU就会自动把下 一条指令取到指令队列中。 ②每当EU准备执行一条指令时，它会从BIU部件的指令 队列前部取出指令的代码，然后译码、执行指令。在执 行指令的过程中，如果必须访问存储器或者I／O端口， 那么EU就会请求BIU，完成访问内存或者I／O端口的操 作； ③当指令队列已满，且EU又没有总线访问请求时，BIU 便进入空闲状态。（BIU等待，总线空操作） ④开机或重启时，指令队列被清空；或在执行转移指令、 调用指令和返回指令时，由于待执行指令的顺序发生了 变化，则指令队列中已经装入的字节被自动消除，BIU会 接着往指令队列装入转向的另一程序段中的指令代码。 （EU等待）
•CF（Carry Flag）—进位标志位，做加法时最高位出现进位或 做减法时最高位出现借位，该位置1，反之为0。

第二章 8086微处理器

第二章 8086微处理器

第二章8086/8088微处理器及其系统结构内容提要：1．8086微处理器结构：CPU内部结构：总线接口部件BIU，执行部件EU；CPU寄存器结构：通用寄存器，段寄存器，标志寄存器，指令指针寄存器；CPU引脚及其功能：公用引脚，最小模式控制信号引脚，最大模式控制信号引脚。

2．8086微机系统存储器结构：存储器地址空间与数据存储格式；存储器组成；存储器分段。

3．8086微机系统I/O结构4．8086最小/最大模式系统总线的形成5．8086CPU时序6．最小模式系统中8086CPU的读/写总线周期7．微处理器的发展学习目标1．掌握CPU寄存器结构、作用、CPU引脚功能、存储器分段与物理地址形成、最小/最大模式的概念和系统组建、系统总线形成；2．理解存储器读/写时序；3．了解微处理器的发展。

难点：1．引脚功能，最小/最大模式系统形成；2．存储器读/写时序。

学时：8问题：为什么选择8088/8086？•简单、容易理解掌握•与目前流行的P3、P4向下兼容，形成x86体系•16位CPU目前仍在大量应用思考题1、比较8086CPU与8086CPU的异同之处。

2、8086CPU从功能上分为几部分?各部分由什么组成?各部分的功能是什么?3、CPU的运算功能是由ALU实现的，8086CPU中有几个ALU?是多少位的ALU?起什么作用?4、8086CPU有哪些寄存器?各有什么用途?标志寄存器的各标志位在什么情况下置位?5、8086CPU内哪些寄存器可以和I/O端口打交道，它们各有什么作用?6、8086系统中的物理地址是如何得到的?假如CS=2400H，IP=2l00H，其物理地址是多少?思考题1.从时序的观点分析8088完成一次存储器读操作的过程？2.什么是8088的最大、最小模式？3.在最小模式中，8088如何产生其三总线？4.在最大模式中，为什么要使用总线控制器？思考题1.试述最小模式下读/写总线周期的主要区别。

第2章8086微处理器1-2

来自忙碌忙碌忙碌
忙碌
1）CPU执行指令时总线处于空闲状态 ） 执行指令时总线处于空闲状态 2）CPU访问存储器 存取数据或指令 时要等待总线操作的完成 访问存储器(存取数据或指令 ） 访问存储器 存取数据或指令)时要等待总线操作的完成 缺点： 缺点：CPU无法全速运行 无法全速运行 解决：总线空闲时预取指令， 解决：总线空闲时预取指令，使CPU需要指令时能立刻得到 需要指令时能立刻得到
6
结论
指令预取队列的存在使EU和 指令预取队列的存在使 和BIU两个部 两个部 分可同时进行工作， 分可同时进行工作，从而 提高了CPU的效率； 降低了对存储器存取速度的要求
7
8088/8086 CPU的特点
采用并行流水线工作方式 对内存空间实行分段管理： 对内存空间实行分段管理：
每段大小为16B～ 每段大小为16B～64KB 16B 用段地址和段内偏移实现对1MB空间的寻址 用段地址和段内偏移实现对1MB空间的寻址 设置地址段寄存器指示段的首地址
支持多处理器系统； 支持多处理器系统； 片内没有浮点运算部件， 片内没有浮点运算部件，浮点运算由数学协处 理器8087支持（也可用软件模拟） 理器 支持（也可用软件模拟） 支持 注：80486DX以后的CPU均将数学协处理 器作为标准部件集成到CPU内部
8
二、8086CPU的内部结构
8086内部由两部分组成： 内部由两部分组成： 内部由两部分组成 执行单元（EU） 执行单元（ ） 总线接口单元（BIU） 总线接口单元（ ）
2
指令预取队列(IPQ)
指令的一般执行过程： 指令的一般执行过程： 取指令 指令译码 读取操作数 执行指令 存放结果
3
串行工作方式：
8086以前的CPU采用串行工作方式： 8086以前的CPU采用串行工作方式： 以前的CPU采用串行工作方式

汇编第02章8086计算机组织


2013-7-31
23
8086对存储器的访问
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24
第二章80x86微处理器
2.5

8086存储器的结构
8086的1MB存储空间分成两个存储体。偶地址 存储体和奇地址存储体，各为512K字节，如图 2-7所示。CPU用A0来区分两个存储体，并提 供两条信号线和A0，来决定是访问偶地址(低 字节)，还是奇地址(高地址)或是整个字。
外 总 线
运算寄存器
ALU
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1 2 3 4 5 6 8位 指令队列缓冲器
标志
执行部件EU
总线接口部件BIU
5
第二章80x86微处理器
2.180x86微处理器

4、8086的编程结构
BIU
取指1
取指2
取指3
取指4
取指5
取指6 执行6
EU 总线 忙
执行1 忙
执行2 忙
执行3 忙
执行4 忙
2.4存储器

2、80x86工作模式
• （1）实模式：与8086兼容的工作模式，只有低20 位地址线起作用，仅能寻址第一个1MB的内存空间。 MS DOS运行在实模式下 • （2）保护模式： 32位80x86 CPU的主要工作模式， 提供对程序和数据进行安全检查的保护机制。 Windows 9x/NT/2000运行在保护模式下 • （3）虚拟8086模式：在Windows 9x下，若打开一 个MS DOS窗口，运行一个DOS应用程序，那么该 程序就运行在虚拟8086模式下
14
ZF 零 AF 辅助进位 PF 奇偶 CF 进位
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第二章80x86微处理器
2.38086寄存器组

第2章8086CPU的原理


（2）DS：数据段段寄存器，在数据段寻址时，与BX、SI、DI 合用。 （3）SS：堆栈段段寄存器，在栈操作时，与SP合用对栈顶数据进 行存取。在对栈中数据存取时与BP合用。 （4）ES：附加数据段段寄存器，在串操作时，存放目标串，与DI 合用。也可以用来存放数据。 2 标志寄存器FLAGS FLAGS是16位寄存器，包含9个标志，标示CPU的状态和某些操 作特性。
其中：AH、AL寄存分别表示AX寄存器的高8位和低8位，如下图： 1Fh AH 50h AL AX
AH=1Fh AL=50h AX=1F50h
但AH和AL都可以作为8位的寄存器独立使用， 如 MOV BL，AH 指令执行后， BL=1Fh
其余的8位寄存器如上所述。 8086的4个数据寄存器，通常都是用来存储供CPU处理的数据或 保存结果的，但在特定的场合里，它们又有自己的特殊用途。 （1）AX、AL---累加器：在乘法、除法和符号扩展指令中，有一 个操作数预先放在累加器中；在I/O操作时，通过它CPU与接口交 换数据。累加器也是所有寄存器中执行速度最快的。
IF 中断允许标志： IF 的值决定CPU是否响应外部的可屏蔽中断。 当 IF=1 时，CPU可以响应外部的可屏蔽中断，否则相反。IF 的值 由专门的指令控制，即：STI 指令置 IF=1 CLI 指令置 IF=0 当 IF=0 时，CPU不能屏蔽非屏蔽中断和CPU内部中断。 TF 跟踪标志： TF=1 时，CPU进入单步程序执行方式，TF的控 制没有专用的指令，要通过其它方式设置。
图（3.5）8086/8088的引脚信号
最小方式 用于单个微处理器组成的系统，由8086产生系 统所需的全部控制信号。 最大方式 用于多处理器系统中，8086不直接提供控制信 号 。

微机原理 第2章_8086系统结构


8086 CPU的引脚及其功能

8086 CPU的两种工作模式


最小模式：用于单机系统，系统所需要的控 制信号由8086直接提供，MN/MX=1，CPU 工作于最小模式 最大模式：用于多处理机系统，系统所需的 控制信号由总线控制器8288提供， MN/MX=0，CPU工作于最大模式

8086 CPU在最小模式下的引脚定义 8088与8086的区别
通 用 寄 存 器
AX BX CX DX SP BP SI DI
8086 CPU结构框图
20位地址总线
Σ
数据 总线 16位
ALU数据总线 (16位) 暂存器
队列 总线 (8位)
CS DS SS ES IP 内部寄存器 指令队列
总线 控制 电路 8086 总线
ALU
标志寄存器
EU 控制器
1 3 4 5 6
PSW
存放状态标志、控制标志和系统标 志
PSW格式：
15 11 10
OF DF
9 IF
8
7
6
4 AF
2 PF
0 CF
TF SF ZF
状态标志




状态标志用来记录程序中运行结果的状态信息，它们根据有关指 令的运行结果由CPU自动设置，这些状态信息往往作为后续条件 转移指令的转移控制条件，包括6位： OF：溢出标志，在运算过程中，如操作数超出了机器数的表示范 围，称为溢出，OF=1，否则OF=0 SF：符号标志，记录结果的符号，结果为负SF=1，否则SF=0 ZF：零标志，运算结果为0，ZF=1，否则ZF=0 CF：进位标志，进行加法运算时从最高位产生进位，或减法运算 从最高位产生借位CF=1，否则CF=0 AF：辅助进位标志：本次运算结果，低4位向高4位产生进位或借 位，AF=1，否则AF=0 PF：奇偶标志，用来为机器中传送信息时可能产生的代码出错情 况提供检验条件，当结果操作数中低8位中1的个数为偶数时PF=1， 否则PF=0
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+5V
控制总线
系统总线
8282
OE
地址总线A19～ A0
8286
DT / R DEN
T OE
数据总线D15～D0
2、最大模式配置
除最小模式配置外，需外加总线控制器8288对 CPU发出的控制信号进行变换和组合，以获得对存 储器、I/O端口的读写信号和对锁存器 8282、总线 驱动器8286的控制信号，另外在多处理器中还需加 入总线仲裁器8289解决主处理器和协处理器之间协 调工作和对总线的共享控制等问题。
40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
VCC AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD RQ/GT0* RQ/GT1* LOCK* S2 * S1 * S0 * QS0* QS1* TEST READY RESET
第二章 Intel8086系统结构

8086微处理器结构 8086的系统组态及引脚功能 8086的总线周期
8086微处理器采用HMOS工艺技术制造，外 型封装为双列直插式，有40个引脚。 主时钟频率有5MHz，8MHz和10MHz几种。 内部采用16位数据通路和流水线结构，从 而允许其在总线空闲时预取指令，使取指令与 执行指令实现了并行操作。 8086有20位地址线，可直接寻址的空间达 1MB。 Intel公司为了与一整套外围设备兼容推出 准16位CPU8088，内部结构和8086相同，但对 外数据总线只有8位。


S2 S1 S0 总线周期状态信号 （输出、三态) RQ/GT0 RQ/GT1 总线请求 (输入)/总线请求允许信号(输 出)(双向、均为低电平有效） LOCK 总线封锁信号(输出、 三态、低电平有效) QS1 QS0 指令队列状态信号 (输出)
8086
二、8086的两种系统组态

最小模式：系统只有8086或8088一个微处理器。所有控制 信号直接由CPU提供，因此系统中的总线控制电路被减到 最小。一般CPU与小容量的存储器及少量的外设接口相连 时，可连成最小模式。
偶地址存储体 奇地址存储体 512K*8 512K*8 bit bit A0＝0 BHE＝0 FFFFEH FFFFFH
存储器内两个连续的字节，定义 为一个字。每个字的低字节(低8位) 存放在低地址中，高字节(高8位)存 放在高地址中。 8086允许字从任何地址开始。字的地址为偶地址时， 称字的存储是对准的，若字的地址为奇地址时，称字的存 储是未对准的。
2、 存储器的分段
分段原因: 8086有20根 地址线，但其 内部可以表示 的地址最多只 能是16位。 为了能寻址 1 MB 空 间 ， 8086对存储器 进行逻辑分段 ，每个段最大 为64KB，最小 为16B（此时最 多64K个段）。
连续 00000H 10000H 20000H 30000H 40000H …… A段 部分重叠 C段 E段 D段 完全 重叠 分离
8086
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
8086 CPU芯片在设计时，就考虑了能够在两种 方式下工作，即最小工作方式和最大工作方式。 8086微处理器采用40条引脚的双列直插式封 装。为减少引脚，采用分时复用的地址/数据总 线，因而部分引脚具有两种功能。在两种工作方 式下，部分引脚的功能是不同的。

一、8086/8088的引脚信号
一）、最小模式（MN/MX = 1） 1、地址、数据信号：
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
最小模式总线形成 (Intel产品手册推荐电路)
RES EFI F/C PCLK
8284A
RDY1 RDY2
READY CLK RESET TEST MN / MX HOLD HLDA NMI INTR 8086 INTA CPU M / IO WR RD ALE BHE A19～ 16 A AD15 ～ 0 AD STB
BHE 0 0 1 1 A0 0 1 0 1 读/写的字节 高低两个字节 奇数地址的高位字节 偶数地址的低位字节 不传送
存储体与总线的连接
D
DB
奇地址存储体
偶地址存储体
SEL A18 ~ A0
SEL A18 ~ A0
BHE A0 A19 ~A1
AB
择线
8088
8088与8086的区别 ①引脚 ②指令队列 ③外部数据总线位数
二）、最大模式（ MN/MX = 0）
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
控制 总线
8086 CPU
TEST NMI INTR
+5V
系统总线
8282
B段
实际（物理） 存储器
逻辑段
3、存储器的逻辑地址和物理地址
15 0
段寄存器
15
0000
0
段基址
存储单元 物理地址
1123H
偏移量 段基址
16位偏移量 加法器
19 0
11230H 11231H 11232H …… 1123FH 11240H 11241H 11242H 11243H
13H
1124H
2.1 8086微处理器结构
一、8086微处理器的功能结构 在8086内部分两大部件： 总线接口部件（BIU）：负责与存储器、I/O端口 传送数据 执行部件（EU）：负责指令的执行
这两大部件构成两级流水线，使取指和执行可并 行完成，并成为后续CPU的基本技术。
8086/8088结构图
AX BX CX DX 通用寄存器 AH AL BH BL CH CL DH DL SP BP DI SI 总 执 线 行 接 部 口 件 EU 部 件 BIU
VCC AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD* HLDA* WR* M/IO* DT/R* DEN* ALE* INTA* TEST READY RESET


ALE 地址锁存允许信号(输出) DT/R 数据发送/接收控制 信号输出(输出、三态) DEN 数据允许信号(输出、三 态、低电平有效) HOLD 总线保持请求信号 (输入、高电平有效) HLDA 总线保持响应信号 (输出、三态、高电平有效) INTR 可屏蔽中断请求信号 (输入、高电平有效) INTA 中断响应信号(输出、 三态、低电平有效) NMI 非屏蔽中断请求(输入， 上升沿触发) RESET 复位信号(输入，高 电平有效) MN/MX 最小/最大模式控制 输入端
AD0～AD15 地址/数据复用引 VCC 脚(双向、三态) AD15 A16/S3～A19/S6 地址/状态复用 A16/S3 A17/S4 引脚(输出、三态) A18/S5 2、控制信号 A19/S6 BHE/S7 数据总线高8位允许/ BHE/S7 状态(输出，三态) MN/MX WR 写信号(输出，低电平有 RD 效，三态) HOLD* HLDA* RD 读信号(输出、低电平有 WR* 效、三态) M/IO* M/IO 存储器/IO控制信号(输 DT/R* 出、三态) DEN* TEST 测试信号(输入、低电 ALE* 平有效) INTA* READY 准备就绪(输入、高 TEST 电平有效) READY RESET
内部总线16位
20位地址总线
地址加法器
总
16位（8位） 数据总线 线
CS DS SS ES
IP 暂存器
控 制 逻
总线
暂存器
ALU
标志寄存器
EU
指令队列 控 制 8位队列总线 1 2 3 4 5 6 单 8088 元 8086
辑
举例
指令指针寄存器 用来存放下一条将要执行的指令在当前代码段中 的偏移地址。在程序运行中，IP的内容能够自动修 改，使之总是指向下一条要执行的指令地址。 总线控制逻辑电路 总线控制逻辑电路将8086微处理器的内部总线 和外部总线相连，是8086 微处理器与内存单元或 I/O端口进行数据交换的必经之路。
各种类型存储器访问所使用的段寄存器和段内偏移地址
存储器操作 取指令 堆栈操作 变量 源数据串 目的数据串 堆栈中的变量
默认段基址 可使用段基址 CS SS DS DS ES SS — — CS、ES、SS CS、ES、SS — CS、ES、DS
偏移地址 IP SP EA SI DI BP
2.2

8086的系统组态及引脚功能
二、8086的存储器分段组织
1、存储空间与数据存储格式 8086的存储器以字节为单位。具有20条地址总线，寻 址的地址空间容量为1MB。每个字节对应一个唯一的地址， 地址范围为00000～FFFFFH。分为偶存储体和奇存储体。