Quartus II 软件操作实验报告

quartus ii实验报告Quartus II实验报告引言：Quartus II是一款由Intel公司开发的集成电路设计软件，广泛应用于数字逻辑设计和FPGA开发领域。

本实验报告旨在介绍Quartus II的基本功能和使用方法，并通过实际案例展示其在数字逻辑设计中的应用。

一、Quartus II概述Quartus II是一款功能强大的集成电路设计软件，它提供了从设计到验证的全套工具。

Quartus II支持多种编程语言，如VHDL和Verilog，使得用户可以根据自己的需求选择适合的语言进行设计。

此外，Quartus II还提供了丰富的库和模块，方便用户进行快速原型开发和验证。

二、Quartus II的基本功能1. 设计入口Quartus II提供了多种设计入口，包括图形界面、命令行和脚本等方式。

用户可以根据自己的习惯和需求选择适合的方式进行设计。

图形界面友好易用，适合初学者；命令行和脚本则更适合有一定经验和需求的用户。

2. 设计编辑Quartus II提供了强大的设计编辑功能，用户可以在其中创建和编辑设计模块、信号线和电路连接等。

设计编辑界面清晰简洁，用户可以方便地进行设计布局和调整。

3. 仿真和验证Quartus II内置了仿真和验证工具，用户可以通过仿真来验证设计的正确性和性能。

仿真工具支持波形查看和信号分析等功能，帮助用户进行设计调试和优化。

4. 综合和优化Quartus II具备强大的综合和优化功能，可以将设计代码转化为硬件描述，进而生成逻辑电路。

综合工具会根据用户的约束条件和优化目标，自动进行逻辑优化和资源分配，提高设计的性能和效率。

5. 布局和布线Quartus II提供了先进的布局和布线工具，可以将逻辑电路映射到实际的FPGA芯片上。

布局工具可以根据用户的约束条件和性能要求，自动进行电路元件的位置分配；布线工具则负责将电路元件之间的连接线路进行规划和布线。

6. 下载和调试Quartus II支持将设计文件下载到目标FPGA芯片上，并提供了调试工具来验证和调整设计的正确性。

实验一、Quartus II的使用—电路图输入方式一、实验目的：（1）熟悉Quartus II开发环境的使用（2）掌握利用Quartus II进行简单数字电路设计的基本流程及方法（3）掌握Quartus II开发环境中建立电路图的方法（4）了解Quartus II下简单设置输入激励的方法二、实验步骤下面以1位全加器为例介绍如何使用Altera Quartus II设计软件来对可编程逻辑器件进行编程。

（1）双击桌面上Quartus II 图标，运行Quartus II 软件，如图所示：图1 Quartus II 软件界面（2）建立工程。

选择菜单File→New Project Wizard，如图2所示图2 选择建立新工程向导菜单项单击菜单项New Project Wizard 后，出现向导提示框，单击按钮Next，出现如图3所示New Project Wizard 对话框界面，在该界面中输入相应工程名称和存放路径，然后单击按钮Next。

图3 New Project Wizard对话框界面出现如图4所示的Add Files 对话框界面，在File name 栏中输入文件名称，如“Adder”。

图4 Add Files对话框界面出现如图 5 所示的器件设置对话框界面，实验系统使用的是MAXII 系列的EPM1270T144C5 芯片，找到该器件后选中它，然后一直单击按钮Next，完成新工程的建立图5 器件设置对话框界面（3）新建设计文件建立新工程后，选择菜单File→New，弹出如图6 所示的新建设计文件选择窗口。

选择框中的Device Design Files 页下的项目Block Diagram/Schematic File，使用图形设计方式，单击按钮OK，则打开了图形编辑器窗口。

图6 新建设计文件选择框选择菜单File→Save As，在文件保存对话框中输入文件名，如Adder，然后单击按钮“保存”，则创建了图形设计文件Adder（4）设计逻辑电路。

QuartusII实验报告××××⼤学实验报告⾃学院（系）专业班成绩评定实验题⽬：第周星期⼀、实验⽬的1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路（MSI）的逻辑功能及其使⽤⽅法。

2. 掌握⽤中规模继承电路构成逻辑电路的设计⽅法。

3. 了解EDA软件平台Quartus II的使⽤⽅法及主要功能。

⼆、预习要求1. 复习数据选择器、译码器、计数器等数字集成器件的⼯作原理。

2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。

3．完成本实验规定的逻辑电路设计项⽬，并画出接线图，列出有关的真值表。

三、实验基本原理1．译码器译码器的逻辑功能是将每个输⼊的⼆进制代码译成对应的⾼、低电平信号。

译码器按功能可分为两⼤类，即通⽤译码器和显⽰译码器。

通⽤译码器⼜包括变量译码器和代码变换译码器。

变量译码器是⼀种完全译码器，它将⼀系列输⼊代码转换成预知⼀⼀对应的有效信号。

这种译码器可称为唯⼀地址译码器。

如3线—8线、4线—16线译码器等。

显⽰译码器⽤来将数字或⽂字、符号的代码译成相应的数字、⽂字、符号的电路。

如BCD-七段显⽰译码器等。

2．数据选择器数据选择器也陈伟多路选择器或多路开关，其基本功能是：在选择输⼊（⼜称地址输⼊）信号的控制下，从多路输⼊数据中选择某⼀路数据作为输出。

因此，数据选择器实现的是时分多路输⼊电路中发送端电⼦开关的功能，故⼜称为复⽤器。

⼀般数据选择器有n 个地址输⼊端，2n个数据输⼊端，⼀个数据输出端或反码数据输出端，同时还有选通端。

⽬前常⽤的数据选择器有2选1、4选1、8选1、16选1等多种类型。

3．计数器计数器是⼀个庸医实现技术功能的时序部件，它不仅可以⽤来对脉冲计数，还常⽤作数字系统的定时、分频、执⾏数字运算以及其他⼀些特定的逻辑功能。

74LS161是4位同步⼆进制计数器，它除了具有⼆进制加法计数功能外，还具有预置数、保质和异步置零等附加功能。

实验一Quartus II工具使用一、实验目的1.掌握Quartus II的开发界面和开发流程；2.掌握用原理图方法进行电路设计；3.经过比较了解利用verilog语言进行电路设计的优点；4.学会对设计电路进行波形功能仿真。

二、实验设备1.安装Quartus II软件的计算机2.SmartEDA实验箱三、实验内容1.打开Quartus II工作环境，如图1所示。

图1 打开Quartus II工作环境2.新建一个Quartus工程，在File菜单中选择New Project Wizard帮助新建工程。

打开Wizard之后，界面如图2所示。

点击Next，输入工程工作路径、工程文件名以及顶层实体名。

注意：这里输入的顶层实体名字必须与之后设计文件（比如.v文件）的顶层模块名相同，默认实体名与工程文件名相同，本次实验采用这种命名方法，当然用户也可以根据需要输入不同的实体名。

工作路径：E:\yourname\decode_38 //yourname用个人姓名全拼替换工程文件名：decode_38顶层实体名：decode_38输入结束后如图3所示。

输入结束后点击Next。

图2 New Project Wizard界面图3 输入设计工程信息3.添加设计文件，界面如图4所示。

如果用户之前已经有设计文件（比如.v文件），那么再次添加相应文件；如果没有完成的设计文件，点击Next，之后添加并且编辑设计文件。

图4 添加设计文件4.选择设计所用器件。

由于本次实验使用SmartEDA实验箱，用户必须选择与SmartEDA实验箱相对应的FPGA器件型号。

观察实验箱上蓝色核心板上最大的芯片，可知选用的芯片为Cyclone系列的型号为EP1C6Q240C8的器件。

图5 选择相应器件如图5所示，在Family菜单中选择Cyclone。

在Target device选项框中选择Specific device selected in ‘Available devices’ list。

Quartus II 9.0软件的使用1．实验目的和要求本实验为验证性实验，其目的是熟悉Quartus II 9.0软件的使用，学会利用Quartus II 9.0软件来完成整个EDA开发的流程。

2．实验原理利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。

Quartus II是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。

3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：Quartus II 9.0软件4．操作方法与实验步骤利用Quartus II 9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。

利用Quartus II 9.0软件实现引脚锁定和编译文件下载。

利用Quartus II 9.0软件实现原理图输入设计文件的编辑和产生相应的原理图符号元件。

5．实验内容及实验数据记录1）新建工程（文本输入法）2）新建工程（原理图输入法）3）编译工程选择如上菜单栏中的选项或者可通过Processing->Start Complacation进行编译工程。

4）时序仿真选择如上菜单栏中的选项或者可通过Processing->Start Complacation进行编译工程。

5）下载程序Tools-〉Programmer6．实验数据处理与分析1）任何一项设计都是一项工程（实验三中半加器、一位全加器以及8位全加器的设计都应该新建工程，不可在同一个工程中进行设计），不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。

实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。

本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。

一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。

在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。

点击"Next"进入下一步。

2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。

IP核是现成的、可重用的模块，可以简化设计。

根据自己的需求进行选择，点击"Next"。

3.在第三步中，选择顶层设计文件的命名，并点击"Next"。

5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。

三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。

在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。

a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。

b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。

2.在设计完成后，可以使用编译按钮对设计进行编译。

编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。

四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。

在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。

实验1用Verilog HDL语言完成基本电路的设计一、实验目的1．熟悉QuartusⅡ的V erilog HDL文本设计流程全过程及波形时序仿真方法；2．学习简单组合电路的设计。

二、实验内容1．用Verilog HDL语言设计简单组合电路。

2．利用QuartusⅡ开发平台完成电路的文本编辑输入和编译等步骤。

3．在进行时序仿真，验证本项设计的功能。

三、参考程序module muxtwo(a,b,s,y);input a , b , s;output y;assign y=(s?a:b);endmodule四、实验步骤1.建立工作库文件夹和编辑设计文件(1)新建文件夹。

这里假设本项设计的文件夹取名为muxtwo，在E盘中，路径为E:\muxtuo。

(2)输入源程序。

打开QuartusII：菜单操作：file—new，在new窗口中，DeviceDesign Files—Verilog HDL File，然后输入给的参考程序。

(3)文件存盘。

a. 菜单操作：file—save，找到已建的文件夹E:\muxtuo 。

b. 存盘的文件名应该与实体名一致，即muxtwo.v 。

c. 当出现问句“Do you creat a new project…”时，若单击“是”，则直接进入创建工程流程。

2.创建工程(1)打开并建立新工程管理窗口。

菜单操作：file—new project wizard，即弹出设置窗口，填好内容后，单击Next按钮。

(2)将设计文件加入工程中。

在弹出的对话框中单击File name栏后的按钮，将与工程相关的所有Verilog文件都加入此工程，单击Next。

(3)选择目标芯片。

根据实验箱提供的器件型号选择目标器件。

进行相应的选择。

单击Next。

(4)工具设置。

这里不作选择。

单击Next。

(5)结束设置。

弹出的窗口中列出了此项工程的相关情况设置。

最后单击Finish按钮，即已设定好工程。

3.全程编译菜单操作：Processing—start compilation4.时序仿真打开波形编辑器。

实验一：QuartusII软件的使用一、实验目的1、了解和学习Quartus II 7.2软件设计平台。

2、了解EDA的设计过程。

3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。

4、学习和掌握D触发器的工作和设计原理。

5、初步掌握该实验的软件仿真过程。

二、实验仪器PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。

三、实验步骤1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。

2、新建设计文本文件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。

3、文本输入，在文本中输入如下程序代码： library ieee;Use ieee.std_logic_1164.all;entity men isport(a,b:in std_logic;c:out std_logic);end men;architecture rt1 of men isbeginc<=a AND b;end rt1;然后保存到工程中，结果如下图所示：4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。

点击projet->Set as Top-level EntityCtrl+Shift+J接下来进行编译，点击processing->Start Compilation ，见下图5、仿真验证，打开波形编辑器，新建一个波形仿真文件，如下图：然后选择菜单“View”→“Utility”→“Node Finder”出现如下对话框，在“Filter”中选择“Pins：all”，再点击“List”即在下边的“Node Found”框中出现本设计项目中所有端口引脚列表，从端口列表中选择所需要的，并逐个拖到波形编辑器窗口中。