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集成电路版图设计习题答案第8章 MOS场效应晶体管【习题答案】1．请画出MOS晶体管的结构示意图。
答：2．请简述MOS晶体管各个版图层的作用。
●答：阱层（Well）：阱层定义在衬底上制备阱的区域。
NMOS管制备在P型衬底上，PMOS管制备在N型衬底上。
一块原始的半导体材料，掺入的杂质类型只能有一种，即该衬底不是N型就是P型。
如果不对衬底进行加工处理的话，该衬底只能制备一种MOS晶体管。
CMOS集成电路是把NMOS晶体管和PMOS晶体管制备在同一个硅片衬底上，为了能够制造CMOS集成电路，需要对衬底进行处理，利用掺杂工艺在衬底上形成一个区域，该区域的掺杂类型和衬底的掺杂类型相反，这个区域就称为阱。
●有源区层（Active）：有源区层的作用是在衬底上定义制作有源区的区域，该区域包括源区、漏区和沟道。
在衬底上淀积厚氧化层，利用光刻和刻蚀工艺在衬底上开窗口并把厚氧化层除去就可形成有源区，有源区之外的区域是场区。
显然，MOS管必须而且只能制备在有源区内。
●多晶硅层（Poly）：多晶硅层的作用是定义制作多晶硅材料的区域。
最早的MOS集成电路制造工艺只能制备一层多晶硅，而现在已经有能够制备两层多晶硅的工艺了。
对于双层多晶硅工艺，第一层多晶硅主要用来制作栅极、导线和多晶硅—多晶硅电容的下极板，第二层多晶硅主要用来制作多晶硅电阻和多晶硅－多晶硅电容的上极板。
双层多晶硅工艺具有多晶硅1和多晶硅2这两个版图层。
●P+注入层和N+注入层（P+implant和N+ implant）：P+注入层定义注入P+杂质离子的区域，而N+注入层定义注入N+杂质离子的区域。
由于NMOS晶体管和PMOS晶体管的结构相同，只是源漏区的掺杂类型相反。
同时，有源区层只是定义了源区、漏区和沟道的区域，却没有说明源区和漏区的掺杂类型。
P+注入层和N+注入层说明了注入杂质的类型，也就是说明了有源区的导电类型，实现了NMOS晶体管和PMOS晶体管的区分。
1+X集成电路理论测试题及答案一、单选题（共39题，每题1分，共39分）1.用比色法进行氧化层厚度的检测时，看到的色彩是（）色彩。
A、反射B、干涉C、衍射D、二氧化硅膜本身的正确答案：B答案解析：硅片表面生成的二氧化硅本身是无色透明的膜，当有白光照射时，二氧化硅表面与硅-二氧化硅界面的反射光相干涉生成干涉色彩。
不同的氧化层厚度的干涉色彩不同，因此可以利用干涉色彩来估计氧化层的厚度。
2.芯片检测工艺过程中一般有拼零操作，下面对拼零描述正确的是（）。
A、零头电路不需要进行检查B、每次拼零时可以对多个产品进行操作C、一个内盒中最多有三个印章号D、拼零时遵循“先入先出”的原则正确答案：D3.下列关于平移式分选机描述错误的是（）。
A、传送带将料架上层的料盘输送至待测区料盘放置的指定区域B、料盘输送到待测区的指定位置后，吸嘴从料盘上真空吸取芯片，然后转移至“中转站”C、等待芯片传输装置移动到“中转站”接收芯片并将芯片转移至测试区D、当待测区料盘上的芯片全部转移后，需要更换料盘，继续进行上料正确答案：A4.平移式分选机设备分选环节的流程是：( )。
A、分选→吸嘴吸取芯片→收料B、吸嘴吸取芯片→分选→收料C、吸嘴吸取芯片→收料→分选D、分选→收料→吸嘴吸取芯片正确答案：B答案解析：平移式分选机设备测试环节的流程是：吸嘴吸取芯片→分选→收料。
5.用比色法进行氧化层厚度的检测时，看到的色彩是（）色彩。
A、衍射B、反射C、干涉D、二氧化硅本身的正确答案：C6.在Altium Designer软件中完成电路设计之后，为了验证所布线的电路板是符合设计规则的，现在设计者要运行（）。
A、Board Layers &ColorsB、Design Rule CheckC、Project Outputs for MultivibratorD、PCB Rules and constraints Editor正确答案：B7.( )即方形扁平无引脚封装，表面贴装型封装之一。
1+X集成电路理论习题库（附答案）一、单选题（共39题，每题1分，共39分）1.在版图设计过程中，N-MOS管的源极接（），漏极接（），P-MOS管的源极接（），漏极接（）。
A、地、高电位、GND、低电位B、电源、高电位、GND、低电位C、地、高电位、GND、高电位D、地、高电位、电源、低电位正确答案：A2.先进的平坦化技术有 ()。
A、反刻法B、高温回流法C、旋涂玻璃法D、化学机械抛光法正确答案：D答案解析：反刻法、高温回流法、旋涂玻璃法属于传统平坦化技术,化学机械抛光法属于先进平坦化技术。
3.干-湿-干氧化过程中，第一次干氧氧化的目的是（）。
A、形成所需的二氧化硅膜厚度B、获得致密的二氧化硅表面C、提高二氧化硅和光刻胶的黏附性D、改善二氧化硅和硅交界面的性能正确答案：B答案解析：干-湿-干氧化中，第一次干氧是为了获得致密的SiO2表面，从而提高对杂质的阻挡能力。
干氧氧化和湿氧氧化各有自己的特点，在实际生产中往往将这两种方式结合起来，采用干-湿-干的氧化方式，既保证二氧化硅的厚度及一定的生产效率，又改善了表面的完整性和解决了光刻时的浮胶问题。
第一次干氧是为了获得致密的二氧化硅表面，从而提高对杂质的阻挡能力。
湿氧主要用来形成所需的二氧化硅膜的厚度，提高生产效率；第二次干氧，是为了改善二氧化硅和硅交界面的性能，同时使二氧化硅表面干燥，提高二氧化硅和光刻胶的粘附性。
4.平移式分选机完成测试后，会进入( )环节。
A、上料B、分选C、外观检查D、真空包装正确答案：B答案解析：平移式分选机的操作步骤一般为：上料→测试→分选→外观检查→真空包装。
5.管装包装时，将真空包装的编带盘放入内盒、合上盖子后，需要在内盒的封口边( )处贴上“合格”标签。
A、左侧B、右侧C、中央D、任意位置正确答案：C答案解析：管装包装时，将真空包装的编带盘放入内盒、合上盖子后，需要在内盒的封口边中央处贴上“合格”标签。
6.在使用万用表之前先应（）。
利用rts噪声确定mosfet氧化层中陷阱位置的方法
利用RTS（Random Telegraph Signal，随机电报信号）噪声可以确定MOSFET（金属氧化物半导体场效应晶体管）氧化层中陷阱的位置。
RTS噪声是由氧化层中存在的陷阱引起的，陷阱在无外加电压的条件下引起电流的随机波动。
要确定MOSFET氧化层中陷阱的位置，可以按照以下步骤进行：
1. 准备测试样品：制备出具有氧化层的MOSFET晶体管，以便进行噪声测试。
2. 测量RTS噪声：在无外加电压的条件下，使用高灵敏度的电流放大器或开关源测量设备，测量MOSFET晶体管的漏极电流。
由于陷阱在MOSFET氧化层中的存在，漏极电流会出现随机的波动，即RTS噪声。
3. 分析噪声数据：对测量到的噪声数据进行分析，可以使用傅里叶变换等方法将时域数据转换为频域数据。
通过分析噪声幅度、频谱密度等参数，可以获得关于陷阱的信息。
4. 基于物理模型进行陷阱位置的确定：根据陷阱在MOSFET 氧化层中的位置和特性，可以使用物理模型进行计算和模拟。
例如，可以使用数值模拟方法，建立具有陷阱的MOSFET模型，并与实测数据进行比较，从而确定陷阱的位置。
需要注意的是，由于RTS噪声是随机的，通过一次测量无法
确定陷阱的位置。
通常需要进行多次测量和分析，以提高测量结果的可靠性。
此外，物理模型的建立和计算也需要一定的专业知识和经验。
安徽大学2009—2010学年第2学期《集成电路原理》（B卷）考试试题参考答案及评分标准一、名词解释题（每小题2分，共10分）1. ULSI：Ultra Large Scale Integrated Circuits，甚大规模集成电路2. SOI：Silicon On Insulator ，绝缘体上的硅3. DRC：Design Rule Check ，设计规则检查4. ESD：Electro Static Discharge 静电释放。
5. TSPC：True Single Phase Clock 真正的单相时钟。
二、简答题（每小题4分，共20分）1.一般电路的输入或输出端的4种ESD应力模式是什么？答：某一个输入（或输出）端对地的正脉冲电压或负脉冲电压；某一个输入或输出端相对V DD端的正脉冲电压或负脉冲电压。
2.正光刻胶与负光刻胶的区别是什么？答：正光刻胶被光照的部分在显影时容易去掉，负光刻胶未被光照的部分在显影时容易去掉。
3. 在集成电路整理中一般选择哪个晶向的单晶硅片，为什么？答：MOS集成电路都选择无缺陷的<1 0 0>晶向的硅片，因为<1 0 0>晶向的硅界面态密度低，缺陷少，迁移率高，有利于提高器件性能。
4. 用静态CMOS实现复杂逻辑门的设计时，其晶体管连接的规律是什么？答：对NMOS下拉网络的构成规律如下：NMOS管串联实现与操作，NMOS管并联实现或操作。
对PMOS上拉网络则是按对偶原则构成，即：PMOS管串联实现或操作，PMOS管并联实现与操作。
5. 集成电路的设计方法分为哪三种？答：基于PLD的设计方法，半定制设计方法，定制设计方法。
6.什么是鸟嘴效应？在场区氧化过程中，氧也会通过氮化硅边缘向有源区侵蚀，在有源区边缘形成氧化层，伸进有源区的这部分氧化层被形象地称为鸟嘴，它使实际的有源区面积比版图设计的面积缩小。
7.一个存储器有那几部分构成？一个存储器有：存储单元阵列，译码器，输入/输出缓冲器，时钟和控制电路构成。
nMOSFET中界面陷阱产生电流的电容效应
陈海峰
【期刊名称】《西安邮电学院学报》
【年(卷),期】2017(022)003
【摘要】研究金属氧化物场效应晶体管nMOSFET中界面陷阱引发的产生电流的电容特性,基于产生效应生成的泄漏电流实验曲线提取电容曲线,发现其呈现出一正一负两个尖峰.这种现象为在积累区到耗尽区、耗尽区到反型区的两个过渡区域中陷阱产生的载流子受到栅压的控制程度最强所致.理论分析发现,正、负尖峰峰值绝对值分别为2.8×10-16 A·s/(m·V)和4×10-16 A·s/(m·V),且负峰值的绝对值大于正峰值,该结果反映出从积累区进入到耗尽层初期时栅电压下的电容能力要强于从耗尽区进入到反型区时的电容能力.
【总页数】4页(P73-76)
【作者】陈海峰
【作者单位】西安邮电大学电子工程学院,陕西西安710121
【正文语种】中文
【中图分类】TN386.1
【相关文献】
1.4nm超薄栅nMOSFET中漏电压对栅控产生电流影响研究 [J], 陈海峰;过立新;商世广
2.nMOSFET中界面陷阱产生电流的电容效应 [J], 陈海峰;
3.新的正向栅控二极管技术分离热载流子应力诱生SOI NMOSFET界面陷阱和界面电荷的研究(英文) [J], 何进;张兴;黄如;王阳元
4.用比例差分方法从NMOSFET输出特性提取界面陷阱密度(英文) [J], 张贺秋;许铭真;谭长华
5.应力下LDD nMOSFET栅控产生电流退化特性研究 [J], 陈海峰;过立新;杜慧敏因版权原因，仅展示原文概要，查看原文内容请购买。
实验22 MOSFET的低频CV特性测量MOSFET的低频CV特性测量就是通过对MOSFET的电容-电压(C-V)特性测试，进而得出氧化层厚度、衬底掺杂浓度、氧化层电荷密度、耗尽层电荷密度以及阈值电压等参数。
CV测试被广泛地应用在半导体参数的测量中，是一种能够得到许多工艺参数的重要测试手段，能够有效地评估工艺、材料及器件的性能。
该方法是通过在栅极直流偏置条件下叠加小幅交流低频信号后，MOSFET栅电容随栅电压变化而发生变化，由此得出电容电压关系曲线，进而计算出各种工艺参数。
具有原理简单、操作方便和测量精度高等优点。
本实验目的是熟悉电容-电压法测量MOSFET工艺和衬底参数的基本原理；学会精密LCR表、直流稳压电源的使用方法；完善所学半导体物理、半导体工艺等理论知识体系。
一、实验原理1. MOSFET电容模型MOSFET中的电容与施加电压有关。
栅极与衬底之间的电容取决于栅极上所施加的直流电压，可以通过在直流电压上叠加幅度小得多的交流电压进行测量。
图22.1给出了栅电压从负值变到正值时，NMOS晶体管的能带结构、电荷分布和等效电容模型。
图22.1 栅电压变化时NMOS结构的能带图、电荷分布和等效电容当衬底保持接地并在栅极施加负电压时，NMOSFET结构的电容效应将使衬底靠近氧化层一侧的表面开始存储正电荷。
该表面将有比受主浓度N A更高的空穴积累，这种情形称为表面积累。
在此条件下氧化层两面的可动电荷能迅速响应施加电压的变化，NMOS器件就如同是一个厚度为t OX的平板电容器，采用C OX表示其值。
当衬底保持接地并在栅极施加正电压时，随着栅极与衬底之间正电压的增加，更多受主暴露于衬底靠近氧化层一侧的表面，该表面附近的载流子被逐步耗尽，形成了电离受主离子在表面的积累，这就是所谓的表面耗尽。
静电分析表明NMOS 器件的总电容是C OX 和衬底中耗尽区电容C d 的串联。
随着栅电压的进一步增加，NMOS 结构中能带将在氧化层与衬底界面处发生显著弯曲。
1+X集成电路理论练习题库与答案一、单选题（共39题，每题1分，共39分）1.晶圆检测工艺中，6英寸的晶圆进行晶圆墨点烘烤时，烘烤时长一般为（）分钟。
A、5B、1C、10D、20正确答案：A2.Cadence中库管理由高到低分别是（）。
A、库-单元-视图B、库-视图-单元C、单元-库-视图D、单元-视图-库正确答案：A3.管装装内盒时，在内盒上贴有( )种标签。
A、1B、2C、3D、4正确答案：B答案解析：管装内盒上的标签有合格标签和含芯片信息的标签。
4.在Altium Designer软件中完成电路设计之后，为了验证所布线的电路板是符合设计规则的，现在设计者要运行（）。
A、Board Layers &ColorsB、Design Rule CheckC、Project Outputs for MultivibratorD、PCB Rules and constraints Editor正确答案：B5.在原理图编辑器内，执行Tools→Footprint Manager命令，显示（）。
A、Navigator面板B、封装管理器检查对话框C、工程变更命令对话框D、Messages窗口正确答案：B6.载入元件库：Altium Designer系统默认打开的元件库有两个：常用分立元器件库（）；常用接插库（）。
A、Devices.IntLib；Miscellaneous Connectors.IntLibB、Devices.IntLib；Connectors.IntLibC、Miscellaneous Devices.IntLib；Connectors.IntLibD、Miscellaneous Devices.IntLib；Miscellaneous Connectors.IntLib正确答案：D7.{以串行测试为例，假设A,B轨道测试合格，C轨道测试不合格，芯片移动的路线是（）。
}A、A测试轨道→分选梭1→B测试轨道→分选梭2→C测试轨道→分选梭3→D合格轨道→分选梭4→不良品料管；B、A测试轨道→分选梭1→B测试轨道→分选梭2→C不合格轨道→分选梭3→D不合格轨道→分选梭4→不良品料管；C、A测试轨道→分选梭1→B测试轨道→分选梭2→C不合格轨道→分选梭3→D不合格轨道→分选梭4→不良品料管D、A测试轨道→分选梭1→B测试轨道→分选梭2→C测试轨道→分选梭3→D不合格轨道→分选梭4→不良品料管正确答案：D答案解析：重力式分选机进行串行测试时，A,B轨道测试合格，C轨道测试不合格，芯片移动的路线是：分选梭1将A轨道测试合格的芯片送入B 测试轨道，B轨道测试合格后，分选梭2将芯片送人C测试轨道，C轨道测试不合格后，分选梭3将芯片送入D不合格轨道，分选梭4将芯片放入不良品料管中。
第27卷 第8期2006年8月半 导 体 学 报C HIN ES E J OU RNAL O F S EM ICOND U C TO RSVol.27 No.8Aug.,20063国家自然科学基金资助项目(批准号:60276028) 通信作者.Email :p aulinx @ 2006201205收到,2006203213定稿○c 2006中国电子学会利用RTS 噪声确定MOSFET 氧化层中陷阱位置的方法3鲍 立 包军林 庄奕琪(西安电子科技大学微电子研究所,宽禁带半导体材料与器件教育部重点实验室,西安 710071)摘要:强场诱生并与电场奇异性相关的边界陷阱是影响深亚微米MOS 器件可靠性的关键因素之一.文中研究了深亚微米MOS 器件的随机电报信号(R TS )的时间特性,提出了一种通过正反向测量器件非饱和区噪声的手段来确定边界陷阱空间分布的新方法.对0118μm ×0115μm nMOS 器件的测量结果表明,利用该方法可以准确计算深亚微米器件氧化层陷阱的二维位置,还为深亚微米器件的可靠性评估提供了一种新的手段.关键词:R TS ;深亚微米;边界陷阱;MOS 器件;可靠性PACC :4350;5225G ;7270中图分类号:TN 386 文献标识码:A 文章编号:025324177(2006)08214262051 引言栅氧化层陷阱是影响MOS 器件可靠性的关键因素之一,研究器件中的陷阱不仅是一种可靠性的评估手段,还可以为器件的改善提供指导[1,2].MOS 器件低频噪声是由栅氧化层内陷阱和沟道中载流子的交换造成的[3],通过器件噪声来研究栅氧化层内陷阱早已成为国内外研究的热点问题[1,4,5].深亚微米器件中的陷阱一般为一个或几个,其噪声表现形式为R TS [6,7],1/f 噪声是多个R TS 叠加的结果[1,8].因此,R TS 就成为研究深亚微米器件可靠性的重要手段[1].国内外已有大量关于R TS 噪声和机理的研究[9],不仅确定了R TS 噪声的幅度和时间参数与氧化层陷阱之间的关系[10～14],而且能够利用R TS 确定陷阱能级和位置[1,4,5,15],还可以将数个R TS 分离开来[16].虽然有对陷阱相对源漏位置的研究[17,18],但比较少,且不深入.利用正、反向测量结合确定陷阱位置的方法是Restle 最先提出的[17].对沟道电压分布使用线性近似,这种近似严重限制了漏电压的使用范围,时间常数的变化很小,测量误差大.Zeynep [18]利用沟道夹断后沟道电压不再增加,在正、反向临界饱和的R TS 特性对比来确定陷阱位置.对饱和区的沟道电压分布使用线性近似,而且,短沟道器件的饱和特性不好,诸多因素都会产生较大的测量误差,还可能对需要较大栅压才能表现出R TS 的器件造成损伤.本文提出一种使用比较大的漏电压在器件非饱和区进行正、反向多次测量的方法,通过对器件的沟道内电压分布的精确求解,能够更精确地计算出栅氧化层中缺陷相对源漏的位置.可将其用于对器件退化过程中氧化层陷阱行为的研究,为从微观上分析失效机理和器件可靠性评估的研究提供有效、可靠的新手段.2 理论以nMOS 为例,热激活模型中陷阱俘获和发射载流子的时间常数[1,15,19]TC =1n σ0v t hexp (ΔE B k T )(1)TE =1g σ0T2exp (ΔE B +E C -E T k T )(2)式中 n ,σ0,v t h 分别为电子浓度、平均俘获截面和平均热速度;ΔE B 为激活能;k ,T 分别为玻尔兹曼常数和绝对温度;g 为简并因子;E T 为陷阱能级.研究表明,在栅压发生变化时R TS 噪声的时间常数TC ,TE 会随着栅电压显著变化[20].但是若器件两次测量中,陷阱所处位置栅压和沟道电压相同时,陷阱和沟道处的能带关系均相同,TC 和TE 表达式中各参数也相同.因此,若器件两次测量中的R TS 时间常数TC ,TE 特征相同,就可以得知其陷第8期鲍 立等: 利用R TS噪声确定MOSFET氧化层中陷阱位置的方法阱所在位置的栅电压和沟道电压均相同.求解萨方程[21],可解得沟道电压分布为V(y)=V G-V T-(V G-V T)2-y 2(V G-V T)V D-V2DL(3)其中 L为沟道长度;V G为栅电压;V T为器件的阈值电压;V D为漏电压.如两次测量使用相同的栅电压,使器件产生相同R TS噪声时间常数的正向和反向漏电压分别为V1,V2,如图1所示,那么在界面陷阱位置处偏置为V(y T)=V G-V T-(V G-V T)2-y T 2(V G-V T)V1-V21L=V G-V T-(V G-V T)2-(L-y T)2(V G-V T)V2-V22L(4) 解出陷阱位置y T=L2(V G-V T)V2-V222(V G-V T)(V1+V2)-V21-V22(5)图1 陷阱位置计算示意图Fig.1 Trap position calculating diagram 但是在实际测量中存在误差,以一对V1,V2值计算陷阱位置得出结果的误差也就比较大.因此,我们对(5)式进行整理,得出以下表达式y T L (V G-V T-V1)2-y TL(V G-V T)2=(1-y TL )(V G-V T-V2)2-(1-y TL)(V G-V T)2(6) 两边求微分并整理得到y T (L-y T)=Δ(VG-V T-V2)2Δ(VG-V T-V1)2(7) 可以找出和相同的时间常数变化量相对应的正向和反向(V G-V T-V D)2的变化量,通过(7)式来求y T.也可以通过指数拟合的方法来求解以减小测量中的偶然误差,本文采用的就是拟合的方法.3 实验与结果实验中使用的样品是用90nm CMOS工艺生产的nMOS器件,沟道长度和宽度分别为0118和0115μm,栅氧化层厚度为114nm.测量在室温下、屏蔽实验暗箱中进行,测量仪器使用安捷伦4156B.测量噪声之前,先做了直流特性分析,样品阈值电压为012V,有效沟道长度为0115μm,且正向、反向转移特性相同.测量器件非饱和区的漏电流噪声,栅电压从015～019V间隔20mV,漏电压从10～200mV间隔10mV,对于每个栅2漏电压组合采样10s,采样间隔1ms.典型的R TS波形如图2所示,漏电压为10mV,自下而上分别为0150,0156和0160V栅电压下测得的信号.图2 漏压10mV栅压分别为0.50,0.56,0.60V时R TS波形Fig.2 Drain bias10mV,R TS under gate bias0150, 0156,0160V固定栅压下时间常数和漏电压的关系由图3给出,图(a),(b),(c)的栅极电压分别为015,016和017V.图4为栅极电压分别为015(a),016(b)和017V(c)时的(V G-V T-V D)2和时间常数TE,TC 的关系.三幅图中上图是对(V G-V T-V D)2和俘获时间常数TE的关系拟合,下图是对(V G-V T-V D)2和发射时间常数TC的关系拟合.图5给出了不同栅极电压下陷阱位置到器件源极距离的测量值与沟道有效长度的比值.以栅电压在0155～017V之间的部分平均值作为测量的最终结果,陷阱的位置为01365,陷阱位置到器件源极的距离为0115×01365+0118-01152=0106975≈01070(μm).7241半 导 体 学 报第27卷图3 栅压分别为015(a ),016(b ),017V (c )时的时间常数和漏电压关系Fig.3 Time constant versus drain bias when gate bias at 015(a ),016(b ),017V (c ),respectively图4 不同栅压下利用发射时间TE 和俘获时间TC 来估算y TFig.4 Calculated trap position under different gatebias图5 不同栅压下测得的陷阱位置Fig.5 Measurement result under different gate bias4 分析与讨论当漏极电压为零时,器件中没有电流,测不到R TS 噪声.这种状态下,器件无所谓正向和反向,因此正向和反向的时间常数曲线的延长线应该相交于漏电压为零的点.而图4中正反向曲线相交于(V G -V T )2,正与这一点相一致.随着漏极电压增加,器件中产生电流表现出R TS 噪声.沟道内各处的沟道电压也增加,其增加速度和处于沟道中的位置相关.陷阱越靠近漏极(反向时靠近源极),陷阱处的电压升高的越快,时间常数变化越剧烈.正向时间常数变化剧烈说明陷阱靠近漏极,反之则说明陷阱靠近源极.当陷阱在沟道中点时,正、反向时间常数变化相同.图4的六幅图中,反向R TS 的时间常数变化均比正向剧烈,一致说明该器件中陷阱处于靠近源极一侧.由于受到测量系统的带宽限制,可能会“忽略”持续时间较短的R TS 脉冲,因此测量误差和时间常数是相关的.但是对文中寻找相同时间特征R TS 的测量方法来说,只要发射和俘获时间相同,两种误差8241第8期鲍 立等: 利用R TS噪声确定MOSFET氧化层中陷阱位置的方法就会相互抵消而不影响测量结果.测量中漏电压从10～200mV,在某个栅压下,如果有一个漏电压使发射和俘获时间常数相同,误差就会抵消一部分,测量结果将会相对准确;如果这个电压大约是100mV(即漏电压变化范围的中间),误差几乎全部抵消,结果最精确.从图5可以看出,栅压在0155～017V之间时一致性相对较好,误差抵消了一部分;在0158～0164V之间的一致性最好,误差几乎全部抵消.考虑到样本数目对结果的影响,本文将栅压在0155～017V部分的平均值作为最终结果.文中陷阱的位置在器件源极附近,而且根据dl n τc τed gs =-qk T×x TT ox[4,5](8)计算出x TT ox=0172,陷阱距离Si2SiO2界面1nm.有关文献[22,23]指出,热载流子诱生陷阱在漏极附近,比较浅,而工艺引入的陷阱可以在任意位置.该陷阱比较深,而且不在漏极附近,文中器件是首次使用,其中陷阱是工艺引入陷阱.本文的方法解决了Restle和Zeynep使用线性近似所带来的偏置范围窄、不易分辨的缺点,能够以较大漏极电压来测量,提高了测量精度.Restle[17]的方法测量结果中,在正向时分布在0182～0198之间,反向时在0105～0118间,测量结果分布宽度分别是0116和0113.Zeynep[18]的测量结论是,随着栅压在0130～0145V变化,比值在015～016之间变化,分布宽度011.而本文测量方法中栅压0155～0170V的分布范围是0133～0140,最精确部分(栅压0158～0164V)的分布范围仅为0134～0137,远远超出Restle和Zeynep的方法.更为重要的是,由于使用了电压分布的精确求解,使得不同栅压下对陷阱位置的测量结果一致,可以拟合不同偏置下的测量结果以提高精度;而Restle[17]和Zeynep[18]的方法使用线性近似,造成不同栅压测量结果不一致,限制了拟合方法的应用.同时,本方法还避免了Zeynep方法中对器件造成损伤的可能.5 结论本文研究了深亚微米MOS器件随机电报信号R TS时间和幅度特性,提出了一种在器件非饱和区进行正、反向多次测量,通过对器件的沟道内电压分布的求解,精确地计算出栅氧化层中缺陷相对源漏的位置的方法.对0118μm×0115μm的nMOS器件的实验结果表明,该方法可以准确计算沟道内陷阱的二维位置,文中多次反复测量结果的一致性也进一步说明了该方法的正确性和精度.将其用于对器件退化过程中氧化层陷阱行为的研究,可为从微观上分析失效机理和器件的可靠性评估提供有效、可靠的新手段.参考文献[1] Zhuang Y iqi,Sun Qing.Noise and it s minimizing technologyin semiconductor devices.Beijing:National Defence IndustryPress,1993(in Chinese)[庄奕琪,孙青.半导体器件中的噪声及其低噪声化技术.北京:国防工业出版社,1993][2] Vandamme L K J.Noise as a diagnostic tool for quality andreliability of elect ronic device.IEEE Trans Electron Devices,1994,41(11):2176[3] Valenza M,Hoff mann A,Sodini D.Overview of t he impact ofdownscaling technology on1/f noise in p2MOSFETs to90nm.IEEE Proc Circuit s Devices Syst,2004,151(2):102 [4] Fang P,Hung K K,K o P K.Hot2electron2induced traps stud2ied t hrough t he random telegraph noise.IEEE Electron De2vice Lett,1991,12(6):273[5] Simoen E,Claeys C,Lukyanchikova N B.Single defect studiesby means of random telegraph signals in submicron siliconMOSFETs.Solid State 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de B and2Gap S emiconductor M aterials and Devices,Microelect ronics I nstit ute,X i dian Uni versit y,X i’an 710071,China)Abstract:The timing characteristics of random telegrap h signal(R TS)in deep submicron MOS devices are investigated,and a novel met hod is p rop osed t o deter mine t he sp atial dist ribution of t he border t raps by f orward a nd backward R TS measure2 ments in t he non2saturation state.The measure ments of a0118μm×0115μm nMOS device show t hat t he two2dimension p osi2 tion of t he t rap in t he oxide of a deep submicron MOS device can be p recisely calculated wit h t his met hod.This met hod ca n also evaluate t he reliability of deep submicron MOS devices.K ey w ords:R TS;deep submicron;border t raps;MOS device;reliabilityPACC:4350;5225G;7270Article ID:025324177(2006)08214262053Project supp orted by t he National Natural Science Foundation of China(No.60276028)Corresp onding aut hor.Email:p aulinx@ Received5J a nuary2006,revised ma nuscrip t received13March2006○c2006Chinese Institute of Elect ronics 0341。
