图形的层次化设计和BUS利用层次化设计数字系统设计通常采纳自顶向下与自底向上相结合的方式，在MAX+PLUSII中，可利用层次化设计方式来实现数字系统的设计。
一样是先组建底层设计，然后设计顶层。
下面设计能给出时、分和秒的时钟。
第一成立一个新的图形设计文件“”，对其编译、仿真以保证正确。
注意连线命名。
完成设计后执行File→Create Default Symbol生成“counter60”即编译成用户库中的一个元件。
然后成立顶层设计文件“”BUS利用BUS泛指多个信号线的组合，能够减轻设计中重复连线，清楚易读。
语言描述输入法ALTERA开发环境利用入门ALTERA公司的MAX+plusII是其中较常被利用的EDA开发环境，它操作方便、功能壮大，提供了原理图输入和VHDL语言输入功能，在环境中能够完成编译、查错、设计驱动信号、逻辑功能模拟、时序功能模拟、对FPGA/CPLD芯片编程等功能。
MAX+plusII支持以下FPGA/CPLD器件的编程：FPGA器件包括ACEX1K系列、FLEX系列；CPLD器件MAX系列。
下面以VHDL语言输入设计为例，一步一步描述在MAX+plusII开发环境中如何完成EDA的设计流程。
原理图输入方式只是在新建设计文件类型上与VHDL语言不同，其他大体一样。
1.成立工作文件目录。
咱们将一个设计称为一个项目，在硬盘上成立一个工作文件目录，目录名应命名为英文名。
以后与该项目有关的所有设计文件都保留在此目录下。
MAX+plusII软件安装好后，会在硬盘上生成一个MAX2WORK目录，咱们在MAX2WORK之下成立一个工作文件目录，命名为“EX”，本例中所有文件都存在此目录下。
1.新建设计文件。
启动MAX+plusII开发环境，选择菜单[File]下的[New]功能，显现对话框，要求确认“新建”何种类型的文件，有四种类型文件可选择，因为咱们新建VHDL文本，因此选择第三个“Text Editor file”。
对话框如图所示。
确认对话框后，开发环境生成一空的文本编辑窗口用于输入VHDL文本。
图新建设计文件3．输入VHDL设计描述。
在窗口输入如下VHDL程序，本例完成的是一个全加器的功能。
LIBRARY IEEE;USE ENTITY EX1 ISPORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c_in : IN STD_LOGIC;sum : OUT STD_LOGIC;c_out: OUT STD_LOGIC);END EX1;ARCHITECTURE behv OF EX1 ISBEGINsum <= a XOR b XOR c_in;c_out <= (a AND b) OR (c_in AND (a OR b));END behv;其中“a”和“b”表示全加器的“输入1”和“输入2”，“c_in”表示“低位进位输入”，“sum”表示全加器的“和”，“c_out”表示全加器的进位。
图输入VHDL设计描述4．保留VHDL文本。
输入VHDL语言后，选择菜单[File]下的[Save As]功能，显现如图对话框，在“Directories”当选择适才新建的项目文件目录“C:\MAX2WORK\EX”,在“File Name：”处填上文件名“”。
按“OK”确认退出。
5．将当前文件设为项目的主文件。
因为在EDA设计中，一个项目按功能不同或层次不同，能够包括很多设计描述文件，这些文件能够是原理图也能够是VHDL，也能够是混合的。
设计时，能够按功能分模块来完成，也能够自底向上慢慢完成。
将当前文件设为项目的主文件后，以后所进行的编译、仿真、测试都是以此文件为顶层文件，包括其基层文件来完成的，而此文件的上层文件和并行文件都不受阻碍。
选择菜单[File]的[Project]的“Set Project to Current File”功能能够将当前文件设成项目的主文件。
如图所示。
图保留VHDL文本图将当前设计文件设为项目主文件6．选择设计所利用的器件。
那个地址的器件确实是指每一个设计所利用的FPGA或CPLD芯片，ALTERA公司具有代表性的FPGA为FLEX 10K系列的 EPF10K10LC84-4。
具有代表性的CPLD为MAX7000S系列的EPM7128SLC84-15。
选择菜单[Assign]的[Device...]功能，显现如图所示对话框，在“Device Family”当选择ALTERA公司的器件系列，被选定了器件系列后，“Devices”框内显现该系列的各类芯片，若是“Show Only Fastest Speed Grades”被选中，那么器件框中只显示最快速度的器件，去掉“只显示最快芯片”前的勾，器件框中显示该系列所有芯片。
本例中，咱们选择MAX7000S系列中的EPM7128SLC84-15芯片。
图选择设计所利用的器件7．编译设计项目。
选择[MAX+plus II]菜单的[Compiler]功能，显现如图窗口，按“Start”开始编译。
若是有错，程序会自动停止并指犯错误，用户解决错误后，再从头编译，直到全数编译完成。
8．成立输入操纵波形。
在对设计进行验证时，要给输入信号加上驱动，用波形文件来描述驱动信号的高低状态和前后时序，并加在芯片相应的管脚上。
选择[File]的[New]功能，在对话框当选择“Waveform Editor file”，开发环境打开一空的波形编辑窗口。
如图所示。
图编译时，执行各步骤的流程图成立输入操纵波形9．加入信号结点。
在窗口中加入需要驱动的信号和想要观看的信号，选择波形窗口上方的[Node]菜单的[Enter Node from SNF]功能。
显现如图所示对话框，按“LIST”按钮，在左侧“Available Nodes & Groups”显现设计中所有信号名，能够在窗口当选中其中想要观看的信号和需要驱动的信号，按“=>”按钮将信号加入右边选中窗口。
确认退出。
图加入信号接点10．编辑波形。
波形窗口中已经有需要驱动的信号和想要观看信号的信号名，此刻咱们概念需要驱动的信号状态和时序，在本例中只有三路输入信号：c_in、b、a，三路信号共有8个状态，在波形概念时，只要列举出这8个状态就能够够从输出波形中观看到设计的功能是不是正确。
在图所示波形概念窗口中，选中将要概念的信号名，按鼠标右键，选择弹出菜单的[Overwrite]下的[Clock...]功能，显现如下图的时钟脉冲波形概念对话框，来概念等宽度的时钟信号，“Starting Value”表示该信号的初始状态，“Multiplied By”表示信号脉冲的宽度。
别离选中三个信号，在弹出菜单中别离将c_in信号的宽度填为4、b信号的宽度填为1、a 信号的宽度填为2，完成概念后三路信号的波形如图。
三路时钟信号组成了8种状态，sum和c_out两路为输出信号，现临时无法显示，要等待模拟完成后才会有波形输出。
图编辑波形图时钟脉冲波形概念对话框图已经概念好的三路输入信号波形11．保留波形文件。
选择菜单[File]的[Save as]功能将波形文件保留下来，便于下次模拟时挪用。
波形文件的后缀为“.SCF”。
12．软件模拟仿真。
当有了驱动信号以后，就能够够对设计进行模拟仿真，验证设计是不是正确。
选择[MAX+plus II]菜单的[Simulator]功能，显现如图对话框，按“Start”按钮，开始运行软件模拟仿真，图为仿真后的波形，能够看到仿真输出的sum和c_out信号，“Value”表示标尺位置上各信号的当前值，在窗口内拖动标尺，观看各信号的当前值是不是符合设计要求。
在波形窗口中，上方有几个显示框用来显示标尺的时刻位置、鼠标的时刻位置及二者的时刻差，能够用这种方式来观看两信号间的延时。
若是信号过量，可用垂直转动棒移动窗口，若是想要观看的时刻不在当前窗口内，可用水平转动棒将窗口移动到相应的时刻段，用窗口左侧的放大、缩小功能能够将波形时刻展开、收缩，以观看波形的局部细节或全局概况。
图软件模拟仿真图仿真后的波形13．时序分析。
为了能了解软件模拟仿真中各信号之间的具体延时量，能够用MAX+plusII提供的时序分析功能来做时序分析。
选择[MAX+plus II]菜单的[Timing Analyzer]功能，显现如图对话框，按“Start”按钮，启动时序分析，分析完成后，各信号之间的延不时刻以表格形式显示出来。
图延时分析及结果14．将信号锁定到芯片的管脚。
前面所做的只是逻辑功能的软件模拟仿真，即便模拟仿真、时序分析都达到设计要求，这只是理论上的结果，实际硬件的执行与软件模拟不必然完全一样，最后必需做硬件的验证。
在做硬件验证时，各个输入、输出信号必需锁定到具体芯片的脚上，才能将外部信号加进来，将输出信号接出去，依照你的外部电路设计或依照EDA实验仪的要求，将设计中各个输入、输出信号锁定到芯片的管脚上。
选择菜单[Assign]下的[Pin/Location/Chip...]功能，显现如图所示信号与芯片管脚锁定的对话框，在“Node Name”框内填入需要输入、输出的信号名，在“Pin Type”框内显示出该信号的输入、输出类型，在“Pin”复选框内选择芯片的管脚，按右下角的“Add”按钮将信号与管脚的锁定关系加入“Existing Pin / Location / Chip Assignments”框内，当所有的信号都加入后，按“OK”确认退出。
注意：若是你的设计中有时钟信号、复位信号、输出许诺信号等能够全局利用的信号，编译器会自动将这些信号分派到芯片的相应全局信号管脚，若是你锁定的管脚不是全局信号脚，在编译综合时，系统会提示有错，解决的方式是，选择[Assign]菜单下的[Global Project Synthesis] 功能，在弹出的对话框的“Automatic Global”栏内，去掉所利用全局信号前的选中勾，使其可不能被自动分派。
按“OK”钮确认退出。
图信号与芯片管脚锁定对话框15．从头编译设计项目。
当设计项目中的信号被锁定到芯片的各管脚上后，需要对项目从头进行编译，从头编译产生的数据文件就会包括管脚的概念。
选择[MAX+plus II]菜单的[Compiler]功能，显现编译窗口，按窗口内的“Start”按钮，从头编译。
16．数据下载到芯片上。
当用软件仿真验证设计的电路工作正常。
就能够够将编译产生的位图文件编程下载到FPGA或CPLD的芯片上，与外围电路一路一起对设计进行硬件验证。
在编程下载之前，第一用下载电缆将运算机的打印口连接到有FPGA/CPLD芯片目标板，接通目标板（实验仪）的电源。
图编程下载及连接方式选择[MAX+plus II]菜单的[Programmer]功能，启动编程下载程序，若是是第一次运行编程功能，软件会自动弹出对话框，让用户设置编程下载硬件连接方式，如图所示，在对话框中的“Hardware Type”选择框内“ByteBlaster(MV)”编程下载方式，在软件安装好后只需设置编程下载方式一次，设置好以后若是下载的硬件没有转变，无需再次设置。
