半导体集成电路可靠性测试及数据处理

半导体的cp测试基本原理半导体的电荷平衡性测试（CP测试）是一项用于评估半导体器件或集成电路的质量、稳定性和可靠性的重要测试手段。

它通过在不同的电压、电流条件下测量器件的电荷容量和电荷传输特性，来判断半导体器件是否具有良好的性能。

CP测试的基本原理可以归纳为以下几个步骤：1. 差分电荷测量：CP测试常使用差分放大电路来测量半导体器件的电荷。

差分放大电路由两个输入电极和一个输出电极组成，其中一个输入电极接入被测器件，另一个输入电极接入一个参考电极。

测量时，参考电极保持在稳定电位，而测量电极则受到器件的电荷变化影响。

2. 电荷注入：为了测量器件的电荷容量，需要在测量电极与参考电极之间施加一定的电压。

通过向测量电极施加脉冲电压或持续电压，将一定数量的电荷注入到器件中，并观察电容变化。

3. 电荷传输特性测量：通过在不同的电压条件下反复进行电荷注入和读取，可以测量器件的电荷传输特性。

即测量在不同电场下，电荷注入到器件中和从器件中释放的速度。

4. 数据分析与解释：通过分析测量数据，可以得到器件的电荷容量、电荷传输速率等参数。

通过比较这些参数与设计要求或标准值，可以评估器件的性能是否符合要求。

CP测试的关键是保证测量精度和一致性。

为此，在实际应用中，往往需要采取一系列措施来降低干扰和误差。

例如，可以对测量电路和测量设备进行校准和校验，使用差分放大器来提高信噪比，合理选择测量电压和电流范围，以及采取适当的滤波和抗干扰措施等。

需要注意的是，CP测试不仅仅适用于器件的生产过程中，也可以用于研发和故障分析。

通过对器件的电荷容量和传输特性的测量和分析，可以帮助改进设计、优化工艺和提高产品性能。

总之，半导体的CP测试是一项重要的质量评估手段，它通过测量半导体器件的电荷容量和传输特性，来评估器件的性能和可靠性。

通过合理选择测量参数和采取抗干扰措施，可以提高测试精度和一致性，为半导体器件的制造和应用提供可靠的数据支持。

半导体集成电路的测试与可靠性分析半导体集成电路(Test and Reliability Analysis of Semiconductor Integrated Circuits)随着信息技术的不断发展，半导体集成电路已经成为了现代化社会中不可或缺的组成部分。

人们无论是在生产、生活还是娱乐，都离不开集成电路的帮助。

尤其是在智能手机、电脑、机器人等产品的生产中，它们的核心技术之一就是半导体集成电路。

而半导体集成电路的测试与可靠性分析更是决定其使用寿命和性能的关键所在。

一、半导体集成电路的测试1.半导体集成电路的测试目的半导体集成电路的测试是指对芯片进行检测和验证，以保证其电气特性符合工程设计的要求。

半导体集成电路需要经过严格的周期测试，以证明其所设计的功能和预期的性能是否均已满足。

半导体集成电路测试需要考虑各种因素，如电气特性测试、高压测试、温度测试和正常工作条件下的测试等，这些测试主要是为了保证半导体集成电路的功耗和正确性。

2.半导体集成电路的测试方法半导体集成电路的测试方法主要有两种，一种是逻辑化测试方法，另一种是电容电离测试方法。

其中逻辑化测试方法主要是在芯片内车墨点测试逻辑电路，进行的是测试程序和模拟技术。

而电容电离测试方法则主要是测试芯片内部电池的电压以及电池放电的电压。

3.半导体集成电路测试的流程半导体集成电路测试的流程主要包括制定测试策略、测试计划和系统测试。

测试计划是一份详细的测试计划，它包括测试的各个阶段、测试的目标、测试时间和计划。

系统测试则是在实验室内或者各个阶段完成后进行的测试，以验证芯片的性能和可靠性。

二、半导体集成电路的可靠性分析1.半导体集成电路的可靠性半导体集成电路的可靠性是指它在使用过程中产生的失败率。

半导体集成电路可靠性的影响因素很多，如制造、使用环境、运输等都可能会对半导体集成电路的可靠性产生影响。

然而，与其它应用领域相比，半导体集成电路需要更高的可靠性，因为它们的生产成本高、使用时间长、使用环境复杂，所以需要更好的可靠性和性能。

半导体可靠性测试标准半导体可靠性测试是半导体行业中非常重要的一环，它可以有效地评估半导体器件在特定条件下的可靠性和稳定性。

在半导体行业中，可靠性测试是保证产品质量和稳定性的重要手段，也是客户信任和满意度的基础。

因此，建立科学、严谨的半导体可靠性测试标准对于半导体行业的发展至关重要。

首先，半导体可靠性测试标准需要明确测试的对象和测试的条件。

在测试对象方面，需要确定测试的半导体器件类型，如晶体管、集成电路、光电器件等，以及具体的器件型号和规格。

在测试条件方面，需要确定测试的环境条件，如温度、湿度、电压等，以及测试的持续时间和频次。

这些条件的确定将直接影响到测试结果的准确性和可靠性。

其次，半导体可靠性测试标准需要明确测试的方法和流程。

在测试方法方面，需要确定采用的测试手段和设备，如可靠性试验台、高低温循环箱、恒温恒湿箱等，以及测试的具体步骤和操作流程。

在测试流程方面，需要确定测试的前期准备工作、测试的具体操作步骤，以及测试后的数据分析和处理方法。

这些方法和流程的确定将直接影响到测试的可重复性和可比性。

另外，半导体可靠性测试标准需要明确测试的指标和要求。

在测试指标方面，需要确定测试的性能参数，如漏电流、击穿电压、寿命等，以及测试的评价标准，如符合性判定标准、合格率要求等。

在测试要求方面，需要确定测试的结果要求和数据报告的格式，以及测试后的产品处理和追溯要求。

这些指标和要求的确定将直接影响到测试结果的可比性和可追溯性。

最后，半导体可靠性测试标准需要明确测试的管理和验证。

在测试管理方面，需要建立完善的测试管理体系，包括测试计划的制定、测试设备的校准、测试人员的培训等，以及测试过程的监控和记录。

在测试验证方面，需要建立可靠的测试验证方法，如对比试验、加速试验等，以确保测试结果的准确性和可靠性。

这些管理和验证的工作将直接影响到测试结果的可信度和可靠性。

综上所述，建立科学、严谨的半导体可靠性测试标准对于半导体行业的发展至关重要。

浅谈半导体集成电路可靠性测试及数据处理方法发表时间：2018-05-28T16:38:58.417Z 来源：《基层建设》2018年第8期作者：董英伟[导读] 摘要：集成电路是半导体器件中较为重要的一类，使用集成电路的电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。

恩智浦半导体（中国）有限公司天津 300385摘要：集成电路是半导体器件中较为重要的一类，使用集成电路的电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。

随着集成电路的发展和应用，对其的使用要求也在逐渐提高。

现在要求集成电路能够在高温、高压、高频、辐射强以及大功率的环境正常运行。

因此，对半导体集成电路可靠性测试也成了很重要的一部分。

本文对半导体集成电路可靠性进行分析，进而探讨了半导体集成电路可靠性测试以及数据的处理方法。

关键词：半导体集成电路；可靠性测试；数据处理一、半导体集成电路可靠性分析1.半导体可靠性集成电路是半导体构件中十分重要的组成部分，现在的集成电路具有高效率、低能耗、高精度等特点，集成度也有了明显的提高。

对于集成电路的研究尺寸渐渐趋向小工艺特点，提升构件二维效应进而提高内部的电流与电场密度，提升电路性敏感性。

伴随着集成电路的研发，能够应用在恶劣环境下，可以应对高温、高压、高频条件下，半导体集成电路可靠性问题日益显著。

2.集成电路技术可靠性评级和控制在产品提高可靠性的过程中，可以采取的主要措施和途径之一就是对制造工艺可靠性的研究，这也是研究产品可靠性的重要环节。

控制与评价技术的可靠性分析利用了较高的技术可靠性，这样为原产品可靠性提供了保障，成为分析的落脚点。

技术分析中，关于有关失效机理在各种状态下设置微电子检测结构，同时展开加速度检测确保得出有关数据。

检测结构中将产品可靠性标准与其标准之问的关系连接在一起，进行技术可靠性判定。

讨论分析中，载体利用的集成电路生产线来源于国内控制，在集成电路生产线前提下展开适用可靠性与评价形式分析。

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UESTC-Ning Ning1Chapter 2Chip Level Interconnection宁宁芯片互连技术集成电路封装测试与可靠性UESTC-Ning Ning2Wafer InWafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆)Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬)Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型)Lead Scan (LS 检测)Packing (PK 包装)典型的IC 封装工艺流程集成电路封装测试与可靠性UESTC-Ning Ning3⏹电子级硅所含的硅的纯度很高，可达99.9999 99999 %⏹中德电子材料公司制作的晶棒(长度达一公尺，重量超过一百公斤)UESTC-Ning Ning4Wafer Back Grinding⏹PurposeThe wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process.⏹Process Methods:1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光)UESTC-Ning Ning5旋转及振荡轴在旋转平盘上之晶圆下压力工作台仅在指示有晶圆期间才旋转Method:The wafer is first mounted on a backgrind tape and is then loaded to the backgrind machine coarse wheel . As the coarse grinding is completed, the wafer is transferred to a fine wheel for polishing .。

半导体集成电路可靠性测试及数据处理方法作者：崔喜昌来源：《中国科技博览》2018年第26期[摘要]可靠性是分析产品使用年限的一门全新学科，可以明确地反映出产品的质量。

随着全新的材料以及工艺的运用，半导体集成电路的线宽开始降低，集成度也不断的提升，其对于集成电路可靠性也提出了更加严格的要求。

近些年来，我国的集成电路制造产业开始得到快速的发展，这也为国内集成电路可靠性的研究创造了较好的条件。

文章主要分析了半导体集成电路的晶圆级可靠性测试以及相关的数据处理手段。

[关键词]半导体；集成电路可靠性；测试及数据处理方法中图分类号：TN406 文献标识码：A 文章编号：1009-914X（2018）26-0054-010 引言集成电路用半导体材料是集成电路、半导体器件制造的基础材料，是一种十分敏感的战略性资源，现阶段中国的集成电路用高纯电子级多晶硅产业仍处于流水线型的离散工业，在电子级高纯多晶硅智能制造方面与国外差距很大，集成电路用半导体材料严重依赖进口的现状依然严重1 半导体集成电路可靠性设计技术1.1 半导体可靠性集成电路作为半导体器件中较为重要的一类，其发展方向趋向于高速度、低功耗和高精度，也有了越来越高的集成度，同时发展为越来越小的工艺特征尺寸，不断增强的器件二维效应，在不断增加其内部的电流和电场密度，大大增加了电路性能对缺陷的敏感度。

随着集成电路的发展和应用，逐渐有了在恶劣环境中工作的需求，面对高温、高压、高频、辐射强以及大功率的环境，半导体集成电路面对的是日益严峻的可靠性问题。

目前，在半导体集成电路研究领域，国内主要使用被动式可靠性筛选的方法保障产品的可靠性。

这种保障可靠性的方法具有较高的使用成本、较长的周期，而且集成电路的可靠性不能从根本上得到提高，应该在设计阶段采取一定的措施保障其固有可靠性。

在半导体集成电路中，要对其具体应用环境进行分析和探讨，着重研究应用环境导致的集成电路器件失效或退化的诱发应力和物理机理，并在此基础上设计集成电路的可靠性，在研制半导体集成电路的过程中把版图、线路、封装以及工艺等优化加固综合考虑进去，确保在器件的寿命周期范围内，能在规范规定范围内维持电参数的正常。

半导体元器件可靠性及其制造分析摘要：半导体元器件较高可靠性以及制造的实现，是产品质量保证的重要指标，有效满足了人们生产生活的需要，促进了工业化建设的发展。

并且半导体元器件可靠性要从构思设计到使用报废全过程贯穿始终，为了充分发挥半导体元器件的作用，本文阐述了半导体元器件可靠性的主要内容与半导体元器件常见的失效分布及失效，对半导体元器件可靠性试验及可靠性筛选与制造进行了探讨分析。

关键词：半导体元器件；可靠性；内容；失效；分布；试验；筛选；制造半导体产品主要应用于工业方面，现在半导体制造技术是一些工业生产的关键技术，没有半导体元器件制造技术许多工业生产就无法进行。

半导体元器件具有重量轻、体积较小、功耗低以及较高可靠性等特征。

但是其由于构成设备和系统功能较复杂以及器件数量不断增多，而且使用环境比较严酷，导致半导体元器件退化和失效现象比较普遍。

基于此，以下就半导体元器件可靠性及其制造进行分析。

一、半导体元器件可靠性的主要内容分析半导体元器件的可靠性是在一定的时间和条件下实现预定功能的能力，它对规定条件、时间和规定功能有很大影响，通常可以用“概率”来衡量半导体元器件在规定时间内完成预定功能的能力大小。

半导体元器件的可靠性工作从设计开始就应进行质量控制，在器件生产后筛选抽样检测，对可靠性进行试验，并对器件进行初步分析、情况调查、外观检查和特性检测，对失效模式分类，进行失效机理分析、电分析、显微分析和先进设备分析，找出失效模式和机理，制定纠正措施，对器件设计、生产和测试进行反馈并加以改进。

二、半导体元器件常见的失效分布及失效分析1、半导体元器件失效分布的分析。

半导体元器件可靠性数量特征和其失效分布有很大的关系，不同的失效分布类型处理方式也不同。

基于半导体元器件自身特征，在没有恶劣外界条件影响情况下，早期失效最为明显，偶然失效期较长，失效率有缓慢下降的整体趋势。

半导体元器件的失效分布类型主要包括：第一、早期失效期。

6.2半导体集成电路的可靠性设计军用半导体集成电路的可靠性设计是在产品研制的全过程中,以预防为主、增强系统治理的思想为指导,从线路设计、幅员设计、工艺设计、封装结构设计、评价试验设计、原材料选用、软件设计等方面,采取各种有效举措,力争消除或限制半导体集成电路在规定的条件下和规定时间内可能出现的各种失效模式,从而在性能、费用、时间〔研制、生产周期〕因素综合平衡的基础上,实现半导体集成电路产品规定的可靠性指标.根据内建可靠性的指导思想,为保证产品的可靠性,应以预防为主,针对产品在研制、生产制造、成品出厂、运输、贮存与使用全过程中可能出现的各种失效模式及其失效机理,采取有效举措加以消除限制.因此,半导体集成电路的可靠性设计必须把要限制的失效模式转化成明确的、定量化的指标.在综合平衡可靠性、性能、费用和时间等因素的根底上,通过采取相应有效的可靠性设计技术使产品在全寿命周期内到达规定的可靠性要求.6.2.1概述1.可靠性设计应遵循的根本原那么〔1〕必须将产品的可靠性要求转化成明确的、定量化的可靠性指标.〔2〕必须将可靠性设计贯穿于产品设计的各个方面和全过程.〔3〕从国情出发尽可能地采用当今国内外成熟的新技术、新结构、新工艺.〔4〕设计所选用的线路、幅员、封装结构,应在满足预定可靠性指标的情况下尽量简化, 预防复杂结构带来的可靠性问题.〔5〕可靠性设计实施过程必须与可靠性治理紧密结合.2.可靠性设计的根本依据〔1〕合同书、研制任务书或技术协议书.〔2〕产品考核所遵从的技术标准.〔3〕产品在全寿命周期内将遇到的应力条件〔环境应力和工作应力〕.〔4〕产品的失效模式分布,其中主要的和关键的失效模式及其机理分析.〔5〕定量化的可靠性设计指标.〔6〕生产〔研制〕线的生产条件、工艺水平、质量保证水平.3.设计前的准备工作〔1〕将用户对产品的可靠性要求,在综合平衡可靠性、性能、费用和研制〔生产〕周期等因素的根底上,转化为明确的、定量化的可靠性设计指标.〔2〕对国内外相似的产品进行调研,了解其生产研制水平、可靠性水平〔包括产品的主要失效模式、失效机理、已采取的技术举措、已到达的质量等级和失效率等〕以及该产品的技术发展方向.〔3〕对现有生产〔研制〕线的生产水平、工艺水平、质量保证水平进行调研,可通过通用和特定的评价电路,所遵从的认证标准或统计工艺限制〔SPC〕技术,获得在线的定量化数据.精品文档4.可靠性设计程序〔1〕分析、确定可靠性设计指标,并对该指标的必要性和科学性等进行论证.〔2〕制定可靠性设计方案.设计方案应包括对国内外同类产品〔相似产品〕的可靠性分析、可靠性目标与要求、根底材料选择、关键部件与关键技术分析、应限制的主要失效模式以及应采取的可靠性设计举措、可靠性设计结果的预计和可靠性评价试验设计等.〔3〕可靠性设计方案论证〔可与产品总体方案论证同时进行〕.〔4〕设计方案的实施与评估,主要包括线路、幅员、工艺、封装结构、评价电路等的可靠性设计以及对设计结果的评估.〔5〕样品试制及可靠性评价试验.〔6〕样品制造阶段的可靠性设计评审.〔7〕通过试验与失效分析来改良设计,并进行“设计一试验一分析一改良〞循环,实现产品的可靠性增长,直到到达预期的可靠性指标.〔8〕最终可靠性设计评审.〔9〕设计定型.设计定型时,不仅产品性能应满足合同要求,可靠性指标是否满足合同要求也应作为设计定型的必要条件.6.2.2集成电路的可靠性设计指标1.稳定性设计指标半导体集成电路经过贮存、使用一段时间后,在各种环境因素和工作应力的作用下,某些电性能参数将逐渐发生变化.如果这些参数值经过一定的时间超过了所规定的极限值即判为失效,这类失效通常称为参数漂移失效,如温漂、时漂等.因此,在确定稳定性设计指标时,必须明确规定半导体集成电路在规定的条件下和规定的时间内,其参数的漂移变化率应不超过其规定值. 如某CMOS集成电路的两项主要性能参数功耗电流I OD和输出电流I OL、10H变化量规定值为：在125℃环境下工作24小时,△ I0D小于500mA；在125℃环境下工作24小时,I0L、I0H变化范围为±20%.2.极限性设计指标半导体集成电路承受各种工作应力、环境应力的极限水平是保证半导体集成电路可靠性的主要条件.半导体集成电路的电性能参数和热性能参数都有极限值的要求,如双极器件的最高击穿电压、最大输出电流、最高工作频率、最高结温等.极限性设计指标确实定应根据用户提出的工作环境要求.除了遵循标准中必须考核的工程之外,对影响产品可靠性性能的关键极限参量也应制定出明确的量值,以便在设计中采取举措加以保证.3.可靠性定量指标表征产品的可靠性有产品寿命、失效率或质量等级.假设半导体集成电路产品的失效规律符合指数分布时,寿命与失效率互为倒数关系.通常半导体集成电路的可靠性指标也可根据所遵循技术标准的质量等级分为S级、B级、B1 级.4. 应限制的主要失效模式精品文档半导体集成电路新品的研制应根据电路的具体要求和相似产品的生产、使用数据,通过可靠性水平分析,找到可能出现的主要失效模式,在可靠性设计中有针对性地采取相应的纠正举措, 以到达限制或消除这些失效模式的目的.一般半导体集成电路产品应限制的主要失效模式有短路、开路、参数漂移、漏气等,其主要失效机理为电迁移、金属腐蚀、静电放电、过电损伤、热载流子效应、闩锁效应、介质击穿、a辐射软误差效应、管壳及引出端锈蚀等.6.2.3集成电路可靠性设计的根本内容1.线路可靠性设计线路可靠性设计是在完成功能设计的同时,着重考虑所设计的集成电路对环境的适应性和功能的稳定性.半导体集成电路的线路可靠性设计是根据电路可能存在的主要失效模式,尽可能在线路设计阶段对原功能设计的集成电路网络进行修改、补充、完善,以提升其可靠性.如半导体芯片本身对温度有一定的敏感性,而晶体管在线路到达不同位置所受的应力也各不相同,对应力的敏感程度也有所不同.因此,在进行可靠性设计时,必须对线路中的元器件进行应力强度分析和灵敏度分析〔一般可通过SPICE和有关模拟软件来完成〕,有针对性地调整其中央值,并对其性能参数值的容差范围进行优化设计,以保证在规定的工作环境条件下,半导体集成电路整体的输出功能参数稳定在规定的数值范围,处于正常的工作状态.线路可靠性设计的一般原那么是：〔1〕线路设计应在满足性能要求的前提下尽量简化；〔2〕尽量运用标准元器件,选用元器件的种类尽可能减少,使用的元器件应留有一定的余量, 预防满负荷工作；〔3〕在同样的参数指标下,尽量降低电流密度和功耗,减少电热效应的影响；〔4〕对于可能出现的瞬态过电应力,应采取必要的保护举措.如在有关端口采用箝位二极管进行瞬态电压保护,采用串联限流电阻限制瞬态脉冲过电流值.2.幅员可靠性设计幅员可靠性设计是根据设计好的幅员结构由平面图转化成全部芯片工艺完成后的三维图像, 根据工艺流程根据不同结构的晶体管〔双极型或MOS型等〕可能出现的主要失效模式来审查版图结构的合理性.如电迁移失效与各部位的电流密度有关,一般规定有极限值,应根据幅员考察金属连线的总长度,要经过多少爬坡,预计工艺的误差范围,计算出金属涂层最薄位置的电流密度值以及出现电迁移的概率.此外,根据工作频率在超高频情况下平行线之间的影响以及对性能参数的保证程度,考虑有无出现纵向或横向寄生晶体管构成潜在通路的可能性.对于功率集成电路中发热量较大的晶体管和单元,应尽量分散安排,并尽可能远离对温度敏感的电路单元.3.工艺可靠性设计为了使幅员能准确无误地转移到半导体芯片上并实现其规定的功能,工艺设计非常关键.一般可通过工艺模拟软件〔如SUPREM等〕来预测出工艺流程完成后实现功能的情况,在工艺生产过程中的可靠性设计主要应考虑：〔1〕原工艺设计对工艺误差、工艺限制水平是否给予足够的考虑〔裕度设计〕,有无监测、监控举措〔利用PCM测试图形〕;精品文档〔2〕各类原材料纯度的保证程度；〔3〕工艺环境洁净度的保证程度；〔4〕特定的保证工艺,如钝化工艺、钝化层的保证,从材料、工艺到介质层质量〔结构致密度、外表介面性质、与衬底的介面应力等〕的保证.4.封装结构可靠性设计封装质量直接影响到半导体集成电路的可靠性.封装结构可靠性设计应着重考虑：〔1〕键合的可靠性,包括键合连接线、键合焊点的牢固程度,特别是经过高温老化后性能变脆对键合拉力的影响；〔2〕芯片在管壳底座上的粘合强度,特别是工作温度升高后,对芯片的剪切力有无影响.此外,还应注意粘合剂的润湿性,以限制粘合后的孔隙率；〔3〕管壳密封后气密性的保证；〔4〕封装气体质量与管壳内水汽含量,有无有害气体存在腔内；〔5〕功率半导体集成电路管壳的散热情况；〔6〕管壳外管脚的锈蚀及易焊性问题.5.可靠性评价电路设计为了验证可靠性设计的效果或能尽快提取对工艺生产线、工艺水平有效的工艺参数,必须通过相应的微电子测试结构和测试技术来采集.所以,评价电路的设计也应是半导体集成电路可靠性设计的主要内容.一般有以下三种评价电路：〔1〕工艺评价用电路设计主要针对工艺过程中误差范围的测定,一般采用方块电阻、接触电阻构成的微电子测试结构来测试线宽、膜厚、工艺误差等.〔2〕可靠性参数提取用评估电路设计针对双极性和CMOS电路的主要失效模式与机理,借助一些单管、电阻、电容,尽可能全面地研究出一些能评价其主要失效机理的评估电路.〔3〕宏单元评估电路设计针对双极型和CMOS型电路主要失效模式与机理的特点,设计一些能代表复杂电路中根本宏单元和关键单元电路的微电子测试结构,以便通过工艺流程研究其失效的规律性.6.2.4可靠性设计技术可靠性设计技术分类方法很多,这里以半导体集成电路所受应力不同造成的失效模式与机理为线索来分类,将半导体集成电路可靠性设计技术分为：〔1〕耐电应力设计技术：包括抗电迁移设计、抗闩锁效应设计、防静电放电设计和防热载流子效应设计；〔2〕.耐环境应力设计技术：包括耐热应力、耐机械应力、耐化学应力和生物应力、耐辐射应力设计；〔3〕稳定性设计技术：包括线路、幅员和工艺方面的稳定性设计.在下面几节将对这些技术进行详细阐述.精品文档6.2.5耐电应力设计技术半导体集成电路所承受过高电应力的来源是多方面的,有来自于整机电源系统的瞬时浪涌电流、外界的静电和干扰的电噪声,也有来自于自身电场的增强.此外,雷击或人为使用不当(如系统接地不良,在接通、切断电源的瞬间会引起输入端和电源端的电压逆转)也会产生过电应力. 过电流应力的冲击会造成半导体集成电路的电迁移失效、CMOS器件的闩锁效应失效、功率集成电路中功率晶体管的二次击穿失效和电热效应失效等；过电压应力那么造成绝缘介质击穿和热载流子效应等.1.抗电迁移设计电迁移失效是在一定温度下,当半导体器件的金属互连线上流过足够大的电流密度时,被激发的金属离子受电场的作用形成离子流朝向阴极方向移动,同时在电场作用下的电子通过对金属离子的碰撞给离子的动量形成朝着金属模阳极方向运动的离子流.在良好的导体中,动量交换力比静电力占优势,造成了金属离子向阳极端的净移动,最终在金属膜中留下金属离子的局部堆积(引起短路)和空隙(引起开路).MOS和双极器件对这一失效模式都很敏感,但由于MOS器件属于高阻抗器件,电流密度不大,相对而言,电迁移失效对MOS器件的影响比双极器件小. 在各种电迁移失效模型中引用较多的为下式MTF=AW P L qJ^n exp ((6.1) 式中,MTF是平均失效时间,A、p、q均为常数,W是金属条线宽,L是金属条厚度,J是电流密度,n 一般为2, E a为激活能,k是玻尔兹曼常数,T是金属条的绝对温度.为预防电迁移失效,一般采取以下设计举措：(1)在铝材料中参加少量铜(一般含2〜4%重量比),或参加少量硅(含0.3%重量比),或在铝条上覆盖Al-Cu合金.含铜的铝膜电迁移寿命是纯铝膜的40倍,但在高温下铜原子在电场作用下会迁移到PN结附近引起PN结劣化.(2)在铝膜上覆盖完整的钝化膜.(3)降低互连线中的电流密度.对于互连线厚度大于0.8 u m、宽度大于6u m的电流密度设计容限一般规定如下：有钝化层的纯铝合金条,电流密度J W5X105A/cm2；无钝化层的纯铝或铝合金条,JW2X105A/cm2；金膜,JW6X105A/cm2；其它各种导电材料膜条,JW2X105A/cm2. 对于VLSI中金属互连线的电流密度设计容限的要求应更加严格,应取JW2X105A/cm2.实际上, 这一设计容限值是导体电流、温度和温度梯度的函数.(4)增强工艺限制精度,减少铝互连线的工艺缺陷.(5)金(Au)互连线系统有很好的抗电迁移水平.为了预防形成Au-Si低熔点共晶体,需在金一硅之间引入衬垫金属,如Pt-Ti-Pt-Au结构.(6)可考虑用钼、钨、氮化钛氮化钨等高熔点金属替代铝作电极材料.2.抗闩锁设计CMOS集成电路含有n沟MOS和p沟MOS晶体管,不可预防地存在npnp寄生可控硅结构,在一定条件下,该结构一旦触发,电源到地之间便会流过较大的电流,并在npnp寄生可控硅结构中精品文档同时形成正反应过程,此时寄生可控硅结构处于导通状态.只要电源不切断,即使触发信号已经消失,业已形成的导通电流也不会随之消失,此现象即为闩锁效应,简称闩锁(Latch-up).(1)CMOS半导体集成电路产生闩锁的三项根本条件是：•外加干扰噪声进入寄生可控硅,使某个寄生晶体管触发导通.•满足寄生可控硅导通条件：上 + — 2 1(6.2)R J匚4+勺其中：a n和a p分别为npn管和pnp管的共基极电流增益；,和,分别为npn管和pnp管发射极串联电阻；R W和R S分别为npn管pnp管EB结的并联电阻.除了&「a「与外加噪声引起的初始导通电流有关外,所有以上各参数均由CMOS半导体集成电路的幅员和工艺条件决定.•导通状态的维持.当外加噪声消失后,只有当电源供应的电流大于寄生可控硅的维持电流或电路的工作电压大于维持电压时,导通状态才能维持,否那么电路退出导通状态.(2)抗闩锁的设计原那么抗闩锁可靠性设计总的原那么是：根据寄生可控硅导通条件,设法降低纵、横向寄生晶体管的电流放大系数,减少阱和衬底的寄生电阻,以提升造成闩锁的触发电流阈值,破坏形成正反应的条件.(3)幅员抗闩锁设计•尽可能增加寄生晶体管的基区宽度,以降低其8.对于横向寄生晶体管,应增加沟道MOS 管与P沟道MOS管的间距；对纵向寄生晶体管,应增加阱深,尽可能缩短寄生晶体管基极与发射极的n+区与p+区的距离,以降低寄生电阻.尽可能多开设电源孔和接地孔,以便增长周界；电源孔尽量设置在P沟道MOS管与P阱之间,接地孔开设在靠近P沟道MOS管的P阱内,尽量减少P 阱面积,以减少寄生电流.•采用阻断环结构,如图6.1所示.•采用保护环结构,如图6.2所示.•采用伪集电极结构,如图6.3所示.图6.1 CMOS电路防闩锁的阻断环结构精品文档P MQS的保沪讣nMQS的保炉图6.2 CMOS电路防闩锁的保护结构PMOS r图6.3体硅CMOS电路伪集电极结构及等效电路(4)工艺抗闩锁设计•采用掺金、本征吸杂、中子或电子辐照等方法,以降低寄生晶体管的电流放大系数；•在低阻的n+衬底上生长n-外延层,再作p阱和n+、p+源接触,形成低阻衬底来降低衬底寄生电阻；•用肖特基势垒代替扩散结制作MOS管的源区和漏区.由于肖特基势垒结发射效率比pn结低得多,可大大削弱闩锁效应；•采用在绝缘衬底上生长硅外延层的CMOS/SOI工艺技术.3.防静电放电设计静电放电(ESD)失效可以是热效应,也可以是电效应,这取决于半导体集成电路承受外界过电应力的瞬间以及器件对地的绝缘程度.假设器件的某一引出端对地短路,那么放电瞬间产生电流脉冲形成焦耳热,使器件局部金属互连线熔化或芯片出现热斑,以致诱发二次击穿,这就属于热效应. 假设器件与地不接触,没有直接电流通路,那么静电源不是通过器件到地直接放电,而是将存贮电荷传到器件,放电瞬间表现为产生过电压导致介质击穿或外表击穿,这就属于静电效应.预防半导体集成电路静电放电失效的设计举措主要有：(1)MOS器件防静电放电效应设计.图6.4为场效应管静电保护电路,图6.5为二极管防静电保护电路.精品文档〔2〕双极型器件防静电放电失效设计.图6.6为双极型器件防静电保护电路.〔3〕 CMOS器件防静电放电失效设计.图6.7是CMOS器件防静电保护电路.以上防静电保护电路中选用的元件一般要求具有高耐压、大功耗和小动态电阻,使之具有较强的抗静电水平.同时,还要求具有较快的导通速度和小的等效电容,以减少保护电路对电路性能的影响.图6.5 MOS器件二极管防静电保护电路〔a〕保护电路；〔b〕结构剖面图；〔c〕等效电路精品文档图6.6双极型器件静电保护电路〔a〕限流电阻；〔b〕钳位二极管“IL吐\L多X电阻叫书^i।不・1 ' .一■I保护电路〔a〕图6.7 CMOS器件防静电保护电路〔a〕采用多晶硅电阻；〔b〕采用扩散电阻4.防热载流子效应设计防热载流子效应设计主要是采取减弱MOS场效应晶体管漏极附近电场强度的结构,一般通过工艺来形成轻掺杂漏极〔LDD〕结构.首先对产品硅栅极进行掩膜形成n+区,再用化学气相淀积〔CVD〕技术把氧化膜淀积在整个芯片上,再利用各向异性刻蚀在多晶硅栅极侧面形成CVD氧化膜侧壁.对这个侧壁进行掩膜,便形成高浓度区n+.由于在LDD结构中n-、n+区是分别形成的,便于各区选取最正确浓度.这种工艺易于形成,重复性也好,是行之有效的方法.图6.8为LDD结构和普通结构电场强度的比拟.图6.9和图6.10分别为改良的LDD结构,即埋层LDD结构〔BLDD〕和双注入100结构〔DI-LDD〕.精品文档图6.8 LDD 结构和普通结构电场强度的比拟6.2.6耐环境应力设计技术1 .耐热应力设计(1)热应力引起半导体集成电路的失效热应力引起的失效可以分为两种情况：•由于高温而引起的失效.高温可能来自四周环境温度升高,也可能来自电流密度提升造 成的电热效应.温度的升高不仅可以使器件的电参数发生漂移变化,如双极器件的反向漏电流 和电流增益上升,MOS 器件的跨导下降,甚至可以使器件内部的物理化学变化加速劣化,缩短器件 寿命或使器件烧毁,如加速铝的电迁移、引起开路或短路失效等.•温度剧烈变化引起的失效.温度变化可以在具有不同的热膨胀系数的材料内形成不匹配应 力,造成芯片与管脚间的键合失效、管壳密封性失效和器件某些材料的热疲劳劣化.半导体集成电路集成度、功率密度的不断提升和封装管壳的不断减少,使热应力引起的可靠 性问题变得更加突出.(2)反映半导体集成电路热性能的主要参数反映半导体集成电路热性能的主要参数有两个,即器件的最高允许结温T m 和热阻R T .它们 精品文档■ 一圮重打辕tH J a r离界口一£/封蚂也留S2帏a 10 图6.9埋层LDD 结构图6.10双注入LDD 结构用来表征半导体集成电路的耐热极限和散热水平.半导体集成电路工作所消耗的功率会转换成热量,使电路的结温上升.当结温高于环境温度7；时,热量靠温差形成的扩散电流由芯片通过管壳向外散发,散发出的热量随温差的增大而增加,当结温上升到耗散功率能全部变成散发热量时, 结温不再上升,这时电路处于动态热平衡状态.平衡时结温的大小取决于耗散功率和电路的散热水平,耗散功率越大或电路的散热水平越差,结温就高；热阻越大那么表示散热水平越差.(3)耐热应力设计的方法半导体集成电路的热设计就是尽力预防器件出现过热或温度交变诱生失效,主要包括：•管芯热设计.主要通过幅员的合理布局使芯片外表温度尽可能均匀分布,预防出现局部的过热点.•封装键合热设计.主要通过合理选择封装、键合和烧结材料,尽可能降低材料之间的热不匹配性,预防出现过大的热应力.半导体集成电路常用材料的典型热特性值见表6.1.•管壳热设计.应着重考虑功率器件应具有足够大的散热水平.对于耗散功率较大的集成电路,为了改善芯片与底座接触良好,多采用芯片反面金属化和选用绝缘性与导热性好的氧化镀陶瓷,以增加散热水平.采用不同标准外壳封装的半导体集成电路热阻的典型值见表6.2.•为了使半导体集成电路能正常地、长期可靠地工作,必须规定一个最高允许结温T.m.综合各种因素,微电子器件的最大允许结温为：塑料封装硅器件一般为125〜150℃,金属封装硅器件一般为150〜175℃,锗器件一般为70〜90℃.112.耐机械应力设计半导体集成电路在运输和使用现场中将受到各种形式机械环境因素的作用,其中最常见、影 响最大的是振动和冲击.此外,离心、碰撞、跌落、失重、声振等机械作用也会对半导体集成电 路施加不同程度的机械应力.(1)振动和冲击对半导体集成电路性能的影响•振动的影响.振动是周期性的施加大小交替的力.根据力的作用频率不同,振动可分为固 定频率、周期变频和随机性振动等三种情况.通常遇到的振动是在一定范围内的随机振动,随机 振动实际可能到达0〜10000Hz ,电子产品受振动影响的频率范围通常为20〜2000Hz .一般认为, 低于20Hz 或高于2000Hz 频率是平安的.半导体集成电路在机械振动的反复作用下,机械构件会 产生疲劳损伤,使其结构松动,特别容易发生引线断裂、开焊、局部气密封接处出现裂缝等,轻 那么引起参数变化,重那么造成失效.特别是,当半导体集成电路本身的固有频率在设备的振动频率 谱范围内时,会出现共振现象.共振将使半导体集成电路的引线疲劳,使参数发生不可逆的变化而失效.此外,过大的振幅可能使脆性材料断裂,热性材料变形,造成产品结构严重损坏.•冲击的影响.冲击是对产品施加突发性的力,其加速度很大,致使半导体集成电路在瞬间 受到强烈的机械冲击,可造成电路的机械结构损坏,也可造成内引线的键合点脱开或内引线折断 而引起开路失效.此外,还会使芯片产生裂纹或与管座脱离.在各种环境条件下的冲击加速度如 表6.3所示.精品文档12。

半导体集成电路可靠性测试及数据处理方法的研究在我国现阶段的发展过程中，各种不同集成电路产品开始普遍存在于人们的生活之中，而产品的可靠性对相关研究人员分析产品性能、质量以及服务时间等有着重要的作用。

也可以说产品的可靠性在极大程度上能够检验到产品的质量，并判断产品是否符合相关的规定以及国家要求。

在现阶段科学技术不断的发展，在使用了新技术以及新材料的情况下，以往普通的半导体集成电路的线宽不断的减少，所以这也就在极大程度上要求相关的研究人员集中自身大量的精力，以此来实现提升半导体的集成度。

与此同时，这一方面的发展也对半导体集成电路的可靠性提出了更高的要求。

本文在此基础上主要探讨了现阶段半导体集成电路可靠性的测试，并提出了相关数据的处理方式。

关键词：半导体集成电路;可靠性;数据处理伴随着我国经济的不断发展以及科学技术的不断进步，对于半导体集成电路的性能质量，不同行业提出了不同的要求，但是这些要求都十分的高。

这也在一定程度上促进了半导体集成化的发展以及壮大，就我国现阶段的发展状况来看，半导体集成电路的发展正在向着高精准度的目标前进，但是伴随着不同行业的快速发展，生产的要求越来越高，现阶段的制造技术以及过程都比以往的生产流程负载许多。

所以，为了能够有效的对半导体集成电路的可靠性、合格性等进行检测，不断的降低相应的成本以及流程，一定要采取有效的措施对半导体集成电路的可靠性进行检测以及分析。

一、现阶段对半导体集成电路可靠性进行测试的方式（一）测试半导体可靠性的相关措施就我国目前的发展状况来看，我国对于半导体可靠性的检测大都是采用被动式的筛选，但是这种被动筛选的方式需要大量的资金以及工作人员的支持才能够正常的运行，而且这种筛选的方式也比较的基础，并不能够将那些符合要求、可靠性高的半导体筛选出来，所以这种被动的检测方式整体的检测效率并不是很高。

与此同时，这种筛选方式需要工作人员具备充分的时间，而且最重要的就是通过被动筛选进行半导体可靠性的测试，其实对于提升半导体的可靠性并没有什么实质性帮助，这也就在一定程度上要求相关工作人员在是工作过程中，一定要非常的了解半导体可靠性的生产环境以及条件，从而保障半导体在实际的使用过程中能够进行安全可靠的运行。