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EDA技术参考实验报告实验名称：数字频率计的设计及实现指导老师：沈晓峰2013年11月实验任务四1、实验题目：数字频率计的设计及实现2、实验要求：1)用VHDL完成8位数字频率计的设计, 该频率计要求频率测量范围：1 Hz ～20 MHz；测量误差≤0.1%；具有清零复位功能；频率测量结果用八位数码管稳定显示；用VHDL设计七段LED译码显示电路；2)用实验系统箱实现该频率计，并用数码管显示所测的频率值。
下载该程序验证程序是否正确；3、实验目的：1)学会数字频率计的设计方法2)掌握自顶向下的设计方法，体会其优越性；参考实验报告四一．实验原理与内容1.测频原理若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T 通常测量时间T取1秒或它的十进制时间。
频率计方框图如下：1）时基T 产生电路：提供准确的计数时间T。
晶振产生一个振荡频率稳定的脉冲，通过分频整形、门控双稳后，产生所需宽度的基准时间T的脉冲，又称闸门时间脉冲。
注意：分频器一般采用计数器完成，计数器的模即为分频比。
2）计数脉冲形成电路：将被测信号变换为可计数的窄脉冲，其输出受闸门脉冲的控制。
3）计数显示电路：对被测信号进行计数，显示被测信号的频率。
计数器一般采用多位10 进制计数器；控制逻辑电路控制计数的工作程序：准备、计数、显示、复位和准备下一次测量。
2、具体实现：1) 测频控制逻辑电路（以1 秒为例）2）产生一个1秒脉宽的周期信号；3）对计数器的每一位计数使能进行控制；4）完成下一次测量前的计数器复位；以下是一种可能的时序关系：5）10 进制计数器要求具有计数使能端CNTEN、复位端CLR、进位输出端CO。
3、组件例化图（方框图）：注意：用8个十进制计数器实现1MHz 计数。
二．设计文件及编译处理（一）十进制计数器的基本原理计数器在每个时钟的上升沿自加，并且具有自动进位输出的管脚1)计数模块的程序2)计数模块的时序仿真图中的清零和使能信号均发挥作用图中clk为参考时钟；EN为计数使能信号；RESET为测频清零信号。
基于VHDL的8位十进制频率计设计目录目录 (1)摘要 (2)1.设计目的 (2)2.设计要求 (2)3.设计思路 (2)4.频率计设计原理 (3)4.1频率计的组成部分 (3)4.2频率计工作原理 (3)4.3频率计各模块介绍 (3)5.频率计仿真 (7)5.1FCTRL控制模块仿真 (7)5.2REGESTER寄存器模块仿真 (7)5.3SELTIME扫描模块仿真 (7)5.4DELED显示模块仿真 (8)5.5CNT10计数器模块仿真 (8)5.6总电路仿真 (8)6.频率计各模块程序 (9)7.频率计下载到实验箱现象 (13)8.设计体会 (14)9.参考资料 (14)[ 摘要]使用VHDL 语言来设计数字频率计, 给出了原理图和仿真图形, 所设计的电路通过硬件仿真, 下载到目标器件上运行, 能够满足测量频率的要求, 具有理论与实践意义, 实现了电子电路自动化(EDA)的过程。
[ 关键词] VHDL; EDA; 仿真; FPGA; 频率计1.设计目的1.1熟悉Max+plusII 10.2的软件的基本使用方法。
1.2理解频率计的测量原理。
1.3掌握VHDL语言的编写方法。
1.4掌握虚拟数字频率计的软件设计。
2.设计要求在Max+plusII中设计一个数字频率计电路，设计要求为：测量范围：1Hz～100MHz，数码管动态扫描显示所测的频率。
3.设计思路方案一：采用周期法。
通过测量待测信号的周期并求其倒数，需要有标准倍的频率，在待测信号的一个周期内，记录标准频率的周期数，这种方法的计数值会产生最大为±1个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。
方案二：采用直接测频法。
直接测频法就是在确定的闸门时间内，记录被测信号的脉冲个数。
由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为±1个脉冲误差。
进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量准确度为＆=Tx/T=1/Fx。
目录一、设计目的 (2)二、设计要求 (2)三、设计思路 (3)四、设计原理 (3)五、设计仿真 (3)六、实验现象 (4)七、设计源码 (4)八、总结 (9)参考书目 (9)引言数字频率计是数字电路中的一个典型应用,实际的硬件设计用到的器件教多,连线比较复杂,而且会产生比较大的延时,造成测量误差、可靠性差。
随着现场可编程阵列FPGA的应用,以EDA 工具作为开发手段,运用VHDL等硬件描述语言语言,将使整个系统大大简化,提高了系统的整体性能和可靠性。
一、课程设计目的1）巩固和加深对“EDA技术”、“数字电子技术”的基本知识的理解，提高综合运用本课程所学知识的能力。
2）培养学生根据课题需要选学参考书籍、查阅手册、图表和文献资料的自学能力。
通过独立思考，深入钻研相关问题，学会自己分析解决问题的方法。
3）培养硬件设计、软件设计及系统软、硬件调试的基本思路、方法和技巧，并能熟练使用当前较流行的一些有关电路设计与分析的软件和硬件。
二、课程设计要求1）脉冲信号的频率就是在单位时间内所产生的脉冲个数,其表达式为,f为被测信号的频率,N为计数器所累积的脉冲个数,T为产生N个脉冲所需的时间。
所以,在1秒时间内计数器所记录的结果,就是被测信号的频率。
2）被测频率信号取自实验箱晶体振荡器输出信号,加到主控室的输入端。
3）再取晶体振荡器的另一标准频率信号，经分频后产生各种时基脉冲：1ms，10ms，0.1s，1s等，时基信号的选择可以控制，即量程可以改变。
4）时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内（时基信号的一个周期），输入信号才通过主控门。
5）f=N/T，改变时基信号的周期T，即可得到不同的测频范围。
6）当主控门关闭时，计数器停止计数，显示器显示记录结果，此时控制电路输出一个置零信号，将计数器和所有触发器复位，为新一次采样做好准备三、课程设计思路频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。
设计报告课程名称在系统编程技术任课教师设计题目八位十进制频率计设计班级姓名学号日期目录一、题目分析1、设计原理二、选择方案三、方案实现四、硬件测试及说明五、结论六、课程总结七、参考文献八、附件一、题目分析1、设计原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1S的输入信号脉冲计数允许的信号；1S计数结束后，计数值被锁入锁存器，计数器清零，为下一测评计数周期做好准备。
测频控制信号可以由一个独立的发生器来产生。
2、设计要求：测频控制电路的计数使能信号能产生一个1S脉宽的周期信号，并对频率计中的计数器使能端进行同步控制。
当测频控制电路的使能信号高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。
在停止计数期间，首先需要一个锁存信号的上升沿将计数器在前一秒钟的计数值锁进锁存器中，并由外部的十进制7段译码器译出，显示计数值。
设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。
锁存信号后，必须有一清零信号对计数器进行清零，为下一秒的技术操作做准备。
3、实现功能当输入一个待测频率时，在测频信号的控制下，可以通过外部的7段译码器显示出其频率值。
二、设计方案1、总体框图设计一个八位十进制频率计，首先需要一个测频控制电路来产生一个脉宽为1S的输入信号脉冲计数允许的信号；然后需要一个32位计数器进行计数，由于在计数完成之后还需要一个锁存器将计数值进行锁存，从而使显示的数值稳定。
2、模块描述（1）八位十进制频率计顶层该模块即为我们最终所要实现的模块，即给定一个频率后，我们可以在外部显示上看到待测频率的频率值。
（2）测频控制电路该模块用于产生产生一个脉宽为1S的输入信号脉冲计数允许的信号，以便于后面模块的使用。
（3）32位计数器该模块用于在1S脉宽的周期信号内对待测频率的周期进行计数，从而得到待测频率的频率值。
（4）32位锁存器该模块用于将计数器产生的最终的计数值进行锁存，从而使显示的数值稳定。
八位数字频率计设计摘要：介绍了以QuartusⅡ软件为开发环境，采用 VHDL 硬件描述语言，以“自顶向下”的方法，在大规模可编程逻辑器件上实现八位十进制数字频率计的设计。
改变了以往数字电路小规模多器件组合的设计方式，设计灵活，硬件电路简捷，体积小，性能可靠。
关键词： QuartusⅡ; 数字频率计; EDA; VHDLAbstract：Introduced in Quartus Ⅱsoftware development environment, using VHDL hardware description language, with the method of "top-down", on the large-scale programmable logic devices realize eight decimal digital frequency meter's design. Changed the previous small-scale combined device of digital circuit design, flexible design, hardware circuit is simple, small volume, reliable in performance.Keywords:：QuartusⅡ; Digital frequency meter; EDA; VHDL目录1、前言 (1)1.1 EDA技术的介绍 (1)1.2 EDA技术的发展 (1)1.3 EDA技术的发展趋势 (1)2、总体方案设计 (2)2.1设计内容 (2)2.2设计方案比较 (2)2.3方案论证 (4)2.4方案选择 (4)3、单元模块设计 (4)3.1分频模块 (4)3.1.1分频模块波形仿真图 (4)3.1.2分频模逻辑综合图 (5)3.1.3分频模块verilog源代码 (5)3.2计数模块 (6)3.2.1计数模块功能仿真波形 (6)3.2.2计数模块逻辑综合图 (7)3.2.3计数模块verilog源代码 (7)3.3锁存模块 (8)3.3.1锁存模块功能仿真波形 (8)3.3.2锁存模块逻辑综合图 (8)3.3.1锁存模块verilog源代码 (9)3.4七段译码模块 (9)3.4.1七段一码模块功能仿真波形 (9)3.4.2七段译码模块逻辑综合图 (10)3.4.3七段一码模块代码源程序 (10)3.5数码管显示模块 (11)3.5.1数码管显示模块功能仿真波形图 (12)3.5.2数码管显示模块综合图 (12)3.5.3数码管显示模块源代码 (13)4、软件实现 (14)4.1软件实现方法 (14)4.1.1 软件实现步骤框图 (14)4.2软件设计 (14)4.2.1 顶层模块程序如下: (14)4.2.2 顶层模块结构图 (16)5、系统仿真及调 (16)5.1顶层模块仿真及调试 (16)6、总结 (17)6.1设计小结 (17)6.2设计收获 (18)6.3设计改进 (18)6.4 致谢 (18)7 、参考文献 (18)1、前言1.1 EDA技术的介绍EDA是Electronic Design Automation的缩写，中文译为电子设计自动化，是现代电子设计技术的有力工具。
8位十进制频率计设计一．实验目的熟悉在QuartusII下设计2位和8位十进制频率计。
二．实验内容在QuartusII下设计2位和8位十进制频率计，并编译、仿真验证其功能。
三．程序清单频率计顶层文件设计：（1）2位十进制频率计Conter8.bdf图形输入：tf_ctro.bdf图形输入：ft_top.bdf图形输入:conter100.v文本输入:module conter100(CLK,CLR,EN,cout,ge,shi); input CLK,EN,CLR;output [3:0]ge;output [3:0]shi ;output cout;reg cout;reg [3:0]ge;reg [3:0]shi;always @(posedge CLK )if (!CLR)beginge<=0;shi<=0;cout<=0;endelse if((ge==9)&&(shi==9))beginge<=0;shi<=0;cout<=1;endelse if (ge==9)beginge<=0;shi<=shi+1;cout<=0;endelsebeginge<=ge+1;shi<=shi;cout<=0;endendmoduletf_ctro.v文本输入：module tf_ctro (clk,en,clr,lock);input clk;output en,clr,lock;reg en,clr,lock;integer d=0; always @(posedge clk) begind<=d+1;if (d==1)beginen<=0;lock<=0;clr<=0; end else if(d==2)beginlock<=1;en<=0;clr<=0;endelse if (d==3)beginlock<=0;clr<=0;en<=0;endelse if (d==6)beginlock<=0;clr<=1;en<=0;endelse if (d==7)beginlock<=0;clr<=0;en<=0;endelse if(d==8)beginlock<=0;clr<=0;en<=1;endelse if(d==16)begind<=0;en<=0;lock<=0;clr<=0;endendendmodule74374锁存器文本输入: module octal(clk,en,d_in,q_in );input clk,en;input [3:0] d_in;output [3:0] q_in;reg [3:0] Q;assign q_in=Q;always @(posedge clk)if(!en)beginQ<=d_in;endendmodule（2）8位十进制频率计ft_top.bdf图形输入:四．实验步骤1、新建一个名称为CTR10的工程，并在该文件夹中新建一个CTR10.bdf的文件，在工程文件夹中新建一个counter8.bdf的文件。
《可编程数字系统》课程设计报告《可编程数字系统》课程设计报告摘要随着计算机技术、超大规模集成电路、EDA技术的发展和可编程逻辑器件的广泛应用，传统的自下而上的数字电路设计方法、工具、器件已远远落后于当今信息技术的发展。
基于EDA技术和硬件描述语言的自上而下的设计技术正在承担起越来越多的数字系统设计任务。
本论文采用自上向下的设计方法，基于VHDL 硬件描述语言，以QUARTUSⅡ为开发环境设计了一种数字频率计并且进行调试，达到了预期目标。
关键词：EDA VHDL QUARTUSⅡ数字频率计占空比一、设计任务及要求设计一数字频率计，用VHDL语言描述，用QuartusII工具编译和综合，并在实验板上实现，同时提交实验报告。
功能要求与技术指标如下：1.基本功能要求（1）能够测量出方波的频率，其范围50Hz~50KHz。
（2）要求测量的频率绝对误差±5Hz。
（3）将测量出的频率以十进制格式在实验板上的4个数码管上显示。
（4）测量响应时间小于等于10秒。
以上（1）~（4）基本功能要求均需实现。
2.发挥部分（1）提高测量频率范围，如10Hz~100KHz或更高、更低频率，提高频率的测量绝对值误差，如达到±1Hz。
（2）可以设置量程分档显示，如X1档（显示范围1Hz~9999Hz），X10档（显示范围0.001KHz~9.999KHz），X100档（显示范围0.100KHz~999.9KHz）...可以自定义各档位的范围。
量程选择可以通过按键选择，也可以通过程序自动选择量程。
（3）能够测量出正弦波和三角波的频率（可以添加外围信号处理电路）。
（4）若是方波能够测量方波的占空比，并通过数码管显示。
以上（1）~（4）发挥功能可选择实现其中的若干项。
二、设计原理常用的频率测量方法有周期法、直接测频法和等精度频率测量法。
在对这几种测量频率方法进行比较之后，选择了直接测频法。
直接测频法就是在确定的闸门时间内，记录被测信号的脉冲个数。
实验四 数字频率计的设计作 者：杨环宇学 号：11401701312所属学校：湖南工业大学完成时间：2013年10月28日1、实验目的1.掌握VHDL语言的基本结构。
2.掌握VHDL层次化的设计方法。
3.掌握VHDL基本逻辑电路的综合设计应用。
二、实验内容设计并调试好一个8位十进制数字频率计。
要求编写上述8位十进制数字频率计逻辑图中的各个模块的VHDL语言程序，并完成8位十进制数字频率计的顶层设计，然后利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。
三、实验条件1.计算机一台；2.Max+PlusII和Quartus II开发工具软件；3.EDA实验开发箱一台；4.编程器件：EP1K30TC144－3。
四、实验步骤1.根据测频控制信号发生器的基本原理编写TESTCTL模块的VHDL 程序，并对其进行编译和仿真，初步验证设计的正确性。
2.编写十进制计数器CNT10模块的VHDL程序，并对其进行编译和仿真，初步验证设计的正确性。
3.编写寄存器REG32B模块的VHDL程序，并对其进行编译和仿真，初步验证设计的正确性。
4.完成8位十进制数字频率计的顶层设计，并对其进行编译和仿真，初步验证设计的正确性。
5.利用开发工具软件，选择所用可编程逻辑器件，并对8位十进制数字频率计进行管脚配置。
6.通过下载电缆将编译后的*.pof文件下载到目标器件之中，并利用实验开发装置对其进行硬件验证。
五、实验原理图1是8位十进制数字频率计的电路逻辑图，它由一个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、一个32位锁存器REG32B组成。
以下分别叙述频率计各逻辑模块的功能与设计方法。
图1 8位十进制数字频率计逻辑图（2）十进制寄存器的源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 ISPORT (CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA:IN STD_LOGIC;CQ:OUT INTEGER RANGE 0 TO 15;CARRY_OUT:OUT STD_LOGIC);END ENTITY CNT10;ARCHITECTURE ART OF CNT10 ISSIGNAL CQI :INTEGER RANGE 0 TO 15;BEGINPROCESS(CLK,CLR,ENA)ISBEGINIF CLR= '1' THEN CQI<= 0;ELSIF CLK'EVENT AND CLK= '1' THENIF ENA='1' THENIF CQI<9 THEN CQI<=CQI+1;ELSE CQI<=0; END IF;END IF;END IF;END PROCESS;PROCESS (CQI) ISBEGINIF CQI=9 THEN CARRY_OUT<= '1';ELSE CARRY_OUT<= '0';END IF;END PROCESS;CQ<=CQI;END ARCHITECTURE ART;32位锁存器的源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT(CLK: IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(31 DOWNTO 0);Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0 ));END ENTITY REG32B;ARCHITECTURE ART OF REG32B ISBEGINPROCESS(CLK,D) ISBEGINIF (CLK'EVENT AND CLK='1') THENQ<=D;END IF;END PROCESS;END ARCHITECTURE测频控制信号发生器源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL ISPORT(CLK:IN STD_LOGIC; --1 Hz测频控制时钟 TSTEN:OUT STD_LOGIC; --计数器时钟使能CLR_CNT:OUT STD_LOGIC; --计数器清零LOAD:OUT STD_LOGIC); --输出锁存信号END ENTITY TESTCTL; ARCHITECTURE ART OF TESTCTL ISSIGNAL DIV2CLK :STD_LOGIC;BEGINPROCESS ( CLK ) ISBEGINIF CLK'EVENT AND CLK= '1' THEN --1HZ 时钟二分频DIV2CLK<=NOT DIV2CLK;END IF;END PROCESS;PROCESS ( CLK,DIV2CLK ) ISBEGINIF CLK= '0' AND DIV2CLK = '0' THEN --产生计数器清零信号CLR_CNT<= '1';ELSE CLR_CNT<= '0'END IF;END PROCESS;LOAD<=NOT DIV2CLK; TSTEN<=DIV2CLK;END ARCHITECTURE ART;数字频率计的源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FREQ ISPORT(FSIN:IN STD_LOGIC;CLK:IN STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0));END ENTITY FREQ;ARCHITECTURE ART OF FREQ8 ISCOMPONENT CNT10 IS --待调用的有时钟使能的十进制计数器端口定义PORT(CLK,CLR,ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CARRY_OUT:OUT STD_LOGIC);END COMPONENT CNT10;COMPONENT REG32B IS --待调用的32位锁存器端口定义PORT(LOAD:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0));END COMPONENT REG32B;COMPONENT TESTCTL IS --待调用的测频控制信号发生器端口定义PORT(CLK:IN STD_LOGIC;TSTEN:OUT STD_LOGIC;CLR_CNT:OUT STD_LOGIC;LOAD:OUT STD_LOGIC);END COMPONENT TESTCTL;SIGNAL SE,SC,SL:STD_LOGIC;SIGNAL S1,S2,S3,S4,S5,S6,S7,S8:STD_LOGIC;SIGNAL SD:STD_LOGIC_VECTOR(31 DOWNTO 0);BEGINU0:TESTCTL PORT MAP(CLK=>CLK,TSTEN=>SE, CLR_CNT=>SC,LOAD=>SL); U1:CNT10 PORT MAP(CLK=>FSIN,CLR=>SC,ENA=>SE,CQ=>SD (3 DOWNTO 0),CARRY_OUT=>S1); --名字关联U2:CNT10 PORT MAP(CLK=>S1,CLR=>SC,ENA=>SE,CQ=>SD (7 DOWNTO 4),CARRY_OUT=>S2);U3:CNT10 PORT MAP(S2,SC,SE,SD (11 DOWNTO 8 ),S3); --位置关联U4:CNT10 PORT MAP(S3,SC,SE,SD (15 DOWNTO 12),S4);U5:CNT10 PORT MAP(S4,SC,SE,SD (19 DOWNTO 16),S5);U6:CNT10 PORT MAP(S5,SC,SE,SD (23 DOWNTO 20),S6);U7:CNT10 PORT MAP(S6,SC,SE,SD (27 DOWNTO 24),S7);U8:CNT10 PORT MAP(S7,SC,SE,SD (31 DOWNTO 28),S8);U9:REG32B PORT MAP(LOAD=>SL,DIN=>SD(31 DOWNTO 0),DOUT=>DOUT); END ARCHITECTURE ART;6、 仿真波形设置T10仿真结果如下2. 32位锁存器仿真结果如下3.测频控制信号发生器仿真结果如下4.数字频率计仿真结果如下七、设计结论与总结：通过这次对EDA课程设计的进一步操作，能更好的在 Quartus II 上进行VHDL程序的编译及各个模块的仿真， 虽然在实际操作过程中由于粗心造成了程序的缺失和错误，但都在老师和同学的帮助下一一解决了。
东华理工大学机械与电子工程学院基于VHDL语言的8位数字密码锁设计一、摘要:数字控制的电子密码锁已经广泛应用在办公室、公司、宾馆、小区住宅等场所。
EDA技术的应用引起了电子产品系统开发的革命性变革。
利用先进的EDA工具，基于硬件描述语言，可以进行系统级数字逻辑电路的设计。
本文简述了VHDL语言的功能及其特点，并以8位串行数字锁设计为例，介绍了在QUARTUS II 6.0开发软件下，利用VHDL硬件描述语言设计数字逻辑电路的过程和方法。
关键词: QUARTUS II 6.0 EDA 电子密码锁(电子设计自动化) VHDL语言语言设计串行密码锁硬件描述语言数字逻辑电路Based on VHDL language 8 digits combination lock design Digital control of electronic locks has widely used in office, companies, hotels, residential area and etc.EDA technology application caused a electronic product development system of the revolutionary transformation. Using advanced EDA tools, hardware based description language, can undertake system in digital logic circuit design. This paper describes the function and characteristics of VHDL language, and eight serial number lock design as an example, this paper introduces QUARTUS II 6.0 software development in of VHDLhardware design of digital logic circuit process and method.Keywords: QUARTUS II 6.0, EDA (electronic design automation), electronic locks and VHDL language, language design, serial, locks and hardware description language, digital logic circuit二、引言：电子密码锁系统主要由电子锁体、电子密匙等部分组成，一把电子密匙里能存放多组开锁密码，用户在使用过程中能够随时修改开锁密码，更新或配制钥匙里开锁密码。
