湖南科技大学
信息与电气工程学院
课程设计任务书
20 —20 学年第学期
专业：学号：姓名：
课程设计名称：
设计题目：
完成期限：自年月日至年月日共周设计依据、要求及主要内容（可另加附页）：
指导教师（签字）：
批准日期：年月日
目录
一、摘要
二、VHDL语言介绍
三、设计的目的
四、设计内容
五、电路工作原理
六、主要程序及仿真结果
七、对本次设计的体会和建议
八、参考文献
一、摘要
人类社会已进入到高度发达的信息化社会。信息化社会的发展离不开电子信息产品开发技术、产品品质的提高和进步。电子信息产品随着科学技术的进步，其电子器件和设计方法更新换代的速度日新月异。实现这种进步的主要原因就是电子设计技术和电子制造技术的发展，其核心就是电子设计自动化(EDA，Electronics Design Automation)技术，EDA技术的发展和推广应用又极大地推动了电子信息产业的发展。为保证电子系统设计的速度和质量，适应“第一时间推出产品”的设计要求，EDA技术正逐渐成为不可缺少的一项先进技术和重要工具。目前，在国内电子技术教学和产业界的技术推广中已形成“EDA热”，完全可以说，掌握EDA技术是电子信息类专业学生、工程技术人员所必备的基本能力和技能。EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言设计一个电子数字钟，它的计时周期为24小时，显示满刻度为24时59分59秒。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用软件进行电路波形仿真。
关键词：数字钟EDA VHDL语言
二、VHDL语言介绍
1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL 设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
三、设计的目的
本项实验通过六十进制计数器和数字钟的设计与仿真，学习VHDL语言及VHDL文本输入设计方法，编写六十进制计数器和数字钟源程序，应用VMAX+plusII软件进HDL文本输入设计与波形仿真。熟练地运用数字系统的设计方法进行数字系统设计，能进行较复杂的数字系统设计，按要求设计一个数字钟。
四、设计内容
1、60进制计数器计数器
60进制计数器计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按
构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。2、数字钟
显示秒、分、时，可清零、可调时，具有整点报时功能
五、电路工作原理
1、六十进制计数器
“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。
2、数字钟
由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。
六、主要程序及仿真结果
1、六十进制计数器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY bcd60count IS
PORT(clk,bcd1wr,bcd10wr,cin:IN STD_LOGIC;
co:OUT STD_LOGIC;
datain:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
bcd1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
bcdSHI:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));
END ENTITY bcd60count;
ARCHITECTURE rtl OF bcd60count IS
SIGNAL bcd1n:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL bcd10n:STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
bcd1<=bcd1n;
bcdSHI<=bcd10n;
PROCESS(clk,bcd1wr)IS
BEGIN
IF(bcd1wr ='1')THEN
bcd1n<=datain;
ELSIF(clk 'EVENT AND clk='1')THEN
IF(cin='1')THEN
IF(bcd1n=9)THEN
bcd1n<="0000";
ELSE
