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VerilogHDL复习题与答案

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VerilogHDL硬件描述语言复习一、1. Verilog HDL 是在哪一年首次被I E E E标准化的？答：Verilog HDL是在1995年首次被IEEE标准化的。

2. Verilog HDL支持哪三种基本描述方式？答：Verilog HDL可采用三种不同方式或混合方式对设计建模。

这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模3. Verilog HDL 是由哪个公司最先开发的？答：Verilog HDL是由Gateway Design Automation公司最先开发的4. Verilog HDL中的两类主要数据类型什么？答：线网数据类型和寄存器数据类型。

线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。

5. U D P代表什么？答：UDP代表用户定义原语6. 写出两个开关级基本门的名称。

答：pmos nmos7.写出两个基本逻辑门的名称。

答：and or8.在数据流描述方式中使用什么语句描述一个设计？答：设计的数据流行为使用连续赋值语句进行描述9. 采用结构描述方式描述1位全加器。

答：module full_add(a,b,cin,s,co);input a,b,cin;output s,co;wire S1,T1,T2,T3;xorX1(S1,a,b),X2(s,S1,cin);andA1(T3,a,b),A2(T2,b,cin),A3(T1,a,cin);orO1(co,T1,T2,T3);endmodule10. i n i t i a l语句与always 语句的关键区别是什么？答： 1) initial语句：此语句只执行一次。

2) always语句：此语句总是循环执行, 或者说此语句重复执行。

11.采用数据流方式描述2 - 4译码器。

答：'timescale 1ns/nsmodule Decoder2×4(A,B,EN,Z);input A,B,EN;output [0:3]Z;wire abar,Bbar;assign #1 Abar=~A;assign #1 Bbar=~B;assign #2 Z[0]=~(Abar&Bbar&EN);assign #2 Z[1]=~(Abar&B&EN);assign #2 Z[2]=~(A&Bbar&EN);assign #2 Z[3]=~(A&B&EN);endmodule1 2. 找出下面连续赋值语句的错误。

assign Reset=#2 Sel^WriteBus;答：不符合连续赋值语句的语法，应该为:assign #2 Reset = ^ WriteBus;二、1. 下列标识符哪些合法，哪些非法？C O u n T, 1_2 M a n y, \**1, R e a l?, \wait, Initial答：COunT合法，1_2 Many非法，\**1，Real?非法，\wait合法，Initial合法2. 在Verilog HDL中是否有布尔类型？答：没有3. 如果线网类型变量说明后未赋值，其缺省值为多少？答：z4. Verilog HDL 允许没有显式说明的线网类型。

如果是这样，怎样决定线网类型？答：在Verilog HDL 中，有可能不必声明某种线网类型。

在这样的情况下，缺省线网类型为1位线网。

5.下面的说明错在哪里？i n t e g e r [0:3] R i p p l e;答：应该是integer Ripple [0:3]6. Verilog HDL有哪几大类数据类型？答：verilog hdl 有两大类数据类型:线网类型和寄存器类型。

7.Verilog HDL有哪几种寄存器类型？答：有五种不同的寄存器类型：reg、integer、time、real、realtime。

三、1. 假定长度为6 4个字的存储器, 每个字8位，编写Verilog 代码，按逆序交换存储器的内容。

即将第0个字与第6 3个字交换，第1个字与第6 2个字交换，依此类推。

答：reg [7:0] mem [63:0];integer i = 0;reg [7:0] temp;while(i < 32)begintemp = mem[i];mem[i] = mem[63 - i];mem[63 - i] = temp;i = i + 1;end2. 假定3 2位总线A d d re s s _ B u s, 编写一个表达式，计算从第11位到第2 0位的归约与非。

答：~& addressBus[20:11]3. 假定一条总线C o n t ro l _ B u s [ 1 5 : 0 ]，编写赋值语句将总线分为两条总线：A b u s [ 0 : 9 ]和B b u s[ 6 : 1 ]。

答：Abus = ControlBus[9:0];Bbus = ControlBus[15:10];4. 编写一个表达式，执行算术移位，将Qparity 中包含的8位有符号数算术移位。

答：{Qparity[7-i:0], Qparity[7:8-i]}//左移，i表示移的位数{Qparity[i-1:0], Qparity[7: i]}//右移，i表示移的位数5.使用条件操作符, 编写赋值语句选择N e x t S t a t e的值。

如果C u rre n t S t a t e的值为R E S E T, 那么N e x t S t a t e的值为G O；如果C u rre n t S t a t e的值为G O，则N e x t S t a t e 的值为B U S Y；如果C u rre n t S t a t e的值为B U S Y；则N e x t S t a t e的值为R E S E T。

答：NextState = (CurrentState == RESET) ? Go : (CurrentState == Go ? BUSY : RESET) 6. 如何从标量变量A，B，C和D中产生总线B u s Q[0:3]? 如何从两条总线B u s A [ 0 : 3 ]和B u s Y[ 2 0 : 1 5 ]形成新的总线B u s R [ 1 0 : 1 ] ?答：BusQ[3:0] = {D, C, B, A}BusR[10:1] = {BusY[20:15], BusA[3:0]}四、1、Verilig HDL提供的内置基本门分为哪几类？1) 多输入门、2) 多输出门、3) 三态门2、多输入门与多输出门的区别在哪里？答：多输入门：and nand nor or xor xnor 这些逻辑门只有单个输出，1个或多个输入第一个端口是输出，其它端口是输入。

多输出门有:buf，not 这些门都只有单个输入，一个或多个输出最后的端口是输入端口，其余的所有端口为输出端口。

3、Verilog HDL内置的mos开关门有哪些？答：cmos, nmos, pmos, rcmos, rnmos, rpmos4、门时延值的组成有哪几个值？答：1) 上升时延2) 下降时延3) 关断时延5. Verilig HDL提供的内置基本门分为哪几类？答：1) 多输入门2) 多输出门3) 三态门4) 上拉、下拉电阻5) MOS开关6) 双向开关6.假定一条总线Control_Bus[7:0]，编写赋值语句将总线分为两条总线：Abus [0:2]和Bbus[ 4 : 1 ]。

答：Abus=ControlBus[2:0];Bbus=ControlBus[15:12];7. 编写一个表达式，执行算术移位，将Qparity 中包含的8位有符号数算术左移3位。

答：{Qparity[4:0], Qparity[7:5]}8.要求采用数据流方式设计一个半加器，写出完整的Verilig HDL设计模块。

答：module half_add(Sum, Cout,A, B);input A, B;output Sum, Cout;assign Sum=A^B;assign Cout=A&B;endmodule五、1、操作符有按操作数个数分为3 种类型，其中三目操作符有 2 个操作符和 3 个操作数。

2、关键字全是小写，标识符的首字符必须是字母或下划线。

3、数字A=5’b011?的？表示z 。

设B=5’b101x1,C=5’b01x11,则操作运算F=B+C的结果F= 5'bxxxxx 。

4、VerilogHDL中保存字符串“Hello”需要 5 位。

5、声明reg [7:0]data[4:0]表示5 个8 位的存储单元。

6、module test(q,clk,crt);output q;reg q;Input clk,crt;always @(posedge clk)beginif(crt==1)q=~q;endendmodule7、数据流建模的主要语法结构是assign LHS_target = RHS_expression; 语句，采用assign 关键字开始。

8、线网赋值延迟可以通过普通赋值延迟，隐式连续赋值延迟和线网声明延迟三种方法来实现。

9、模型引用时，要指定实例名，但硬件和用户定义原语例外。

10、语句assign #(2:3:4,5:6:7)port(out,clk,in)中的典型关断延迟是 4 ，最大关断延时是7 。

11、VerilogHDL语言可以从四个不同的抽象层次描述电路，这四层是开关级、门级、寄存器传送级、算法级12、结构化建模的主要语句是内置门原语和用户定义原语。

六、1．门级建模的类型有：（A）or和AND （B）OR和and（C）and和or （D）A、B、C都正确（ C ）2．VerilogHDL使用的是逻辑是：（A）二值逻辑（B）四值逻辑（C）三值逻辑（D）八种强度（ B ）3．不属于寄存器类型的是：（A）integer (B)reg(C)wand (D)time （C ）4．VerilogHDL语言中，标识符的作用范围是：（A）本模块（B）外部模块（C）所有模块（D）全局模块（ A ）5．具有多个输出端口的门是：（A）and （B）or（C）nor （D）not （ D ）七、1、语句内部时延与语句前时延效果是否一样？答：不一样2、当时延表达式为负数时，时延值是如何处理得到？答：取绝对值3、VeriligHDL有几种循环语句？分别采用关键字是什么？答：总共有四种循环语句，分别采用forever、repeat、while、for。

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Verilog HDL试卷及答案教学提纲

Verilog HDL试卷及答案教学提纲

V e r i l o g H D L试卷及答案河北大学课程考核试卷2008——2009学年第一学期 2006级电气类专业（类）考核科目EDA技术课程类别必修考核类型考查考核方式闭卷类别 A一、选择题：1、下列标示符哪些是合法的（B ）A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值，起缺省值是（D ）A、xB、1C、0D、z3、现网中的值被解释为无符号数。

在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（ A ）A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0] mema[255:0]正确的赋值是（A ）A、mema[5]=3’ d0,B、8’ d0;C、1’ b1;D、mema[5][3:0]=4’ d15、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D )module code(x,y); module top;paramee delay1=1,delay2=1; …………….……………………………… code #(1,5) d1(x1,y1);endmodule endmoduleA、（1,1）B、（5,5）C、（5,1）D、（1,5）6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（B ）A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、时间尺度定义为timescale 10ns/100ps，选择正确答案（C ）A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B ）A、current value=1001,a=09B、current vale=1001,a=9C、1001,9D、current vale=00…001001,a=99、aways begin #5 clk=0；#10 clk=~clk;end产生的波形（ A ）A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（C ）A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确二、填空题：（共15分，每小题3分）1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。

最新Verilog-HDL期末考试复习题资料

最新Verilog-HDL期末考试复习题资料

【第一章】1、FPGA 芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？答：新型芯片的规模越来越大，成本越来越低，低端的FPGA已逐步取代了传统的数字元件。

先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。

随着半导体制造工艺的不同提高，FPGA的集成度将不断提高，制造成本将不断降低，其作为替代ASIC来实现电子系统的前景将日趋光明。

2、EDA 技术的优势是什么？答：1.用HDL对数字系统进行抽象的行为与功能描述以及具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。

2.EDA工具之所以能够完成各种自动设计过程，关键是有各类库的支持。

3.某些HDL也是文档型的语言，极大地简化了设计文档的管理。

4.EDA具有日益强大的逻辑设计仿真测试技术，极大地提高了大规模系统电子设计的自动化程度。

5.基于EDA技术的设计，由于用HDL表达的成功的专用功能设计在实现目标方面有很大的可选性，它既可以用不同来源的通用FPGA/CPLD实现，也可以直接以ASIC来实现，设计者拥有完全的自主权。

6.EDA技术的设计语言是标准化的，不会由于设计对象的不同而改变；它的开发工具是规范化的，EDA软件平台支持任何标准化的设计语言；它的设计成果是通用性的，IP核具有规范的接口协议。

良好的可移植与可测试性，为系统开发提供了可靠的保证。

7.EDA技术能将所有设计环节纳入统一的自顶向下的设计方案中。

8.EDA不但在整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟，而且在系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试。

3、EDA 的设计流程包括哪几个环节？ANS: ①设计输入（原理图/HDL 文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能门级仿真⑤FPGA/CPLD 编程下载⑥FPGA/CPLD 器件电路硬件检测。

veriloghdl答案

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verilog-hdl答案第1章简介1.Verilog HDL是在哪一年首次被IEEE标准化的？Verilog HDL是在1995年首次被IEEE标准化的。

2.Verilog HDL支持哪三种基本描述方式Verilog HDL可采用三种不同方式或混合方式对设计建模。

这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模3.可以使用Verilog HDL描述一个设计的时序吗？Verilog HDL可以清晰的建立时序模型，故可以使用Verilog HDL描述一个设计的时序。

4.语言中的什么特性能够用于描述参数化设计？在行为级描述中， Verilog HDL不仅能够在RT L级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述，而且能够使用门和模块实例化语句在结构级进行结构描述，这种特性可用于描述参数化设计。

5.能够使用Verilog HDL编写测试验证程序吗？能，可以编写testbench来对编写的程序进行验证。

6.Verilog HDL是由哪个公司最先开发的？Verilog HDL是由Gateway Design Automation公司最先开发的7.Verilog HDL中的两类主要数据类型是什么？线网数据类型和寄存器数据类型。

线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。

8.UDP代表什么？UDP代表用户定义原语9.写出两个开关级基本门的名称。

pmos nmos10.写出两个基本逻辑门的名称。

and or第2章 HDL指南1. 在数据流描述方式中使用什么语句描述一个设计？设计的数据流行为使用连续赋值语句进行描述2. 使用` t i m e s c a l e 编译器指令的目的是什么？举出一个实例。

使用编译指令将时间单位与物理时间相关联。

例如` timescale 1ns /100ps 此语句说明时延时间单位为1ns并且时间精度为100ps (时间精度是指所有的时延必须被限定在0.1ns内)3. 在过程赋值语句中可以定义哪两种时延？请举例详细说明。

VerilogHDL复习题

VerilogHDL复习题

聂雄题型介绍：一、选择题（每小题2分，共20分）1.在verilog中，下列语句哪个不是分支语句？（ d ）161(A) if-else (B) case (C) casez (D) repeat循环2．下列哪些的不属于基本门级元件（ d ）136(A) nand (B) nor (C) and (D) RAM3．已知“a =1b’1; b=3b'001;”那么{a,b}＝（ c ）120 131(A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'101…………其它略……….二、填空题（每小题2分，共10分）1. 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。

2. 阻塞性赋值符号为 = ，非阻塞性赋值符号为《= 。

…………其它略……….三、简答题：（每小题5分，共20分）1. 结构化描述可以通过哪几种方式进行结构建模？（5分）1172. FPGA芯片主流的生产厂家有哪3家？每个厂家列举2个型号芯片，并说明它所具有的逻辑门数量和IO端口数量。

（5分）…………其它略……….五、阅读程序并填空（每小题5分，共10分）六、设计题（每小题10分，共40分）1. 使用Verilog语言，设计一个带有异步复位控制端的100进制计数器。

（10分）1862. 基于Verilog语言设计一个8选一数据选择器，写出Verilog代码。

（10分）180 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out);input [2:0] a,b,c,d,e,f,g,h;input s0,s1,s2;output [2:0] out;reg [2:0] out;always@(a or b or c or d or e or f or g or h or s0 or s1 or s2)begincase({s0,s1,s2})3'd0 : out=a;3'd1 : out=b;3'd2 : out=c;3'd3 : out=d;3'd4 : out=e;3'd5 : out=f;3'd6 : out=g;3'd7 : out=h;endcase endendmodule…………其它略……….网上试题：填空：1.已知x=4’b1001,y=4’0110,则 x 的 4 位补码为4’b1111，而 y 的 4 位的补码为4’b0110?2.在 case 语句中至少要有一条 default 语句。