4.4.1 编码器
I
(2) 8421BCD码编码器
I
4.4.2 译码器/数据分配器
(1)
(2)
（1）3-8译码器74HC138(74LS138)功
能
表
（2
3. 译码器扩展
第五章时序电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 》 5.N个触发器可以构成能寄存位二进制数码的寄存器。 +1 6．五个D触发器构成环形计数器，其计数长度为。 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 [ 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用级触发器。 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。
13．某移位寄存器的时钟脉冲频率为100K H Z ，欲将存放在该寄存器中的数左移8 位，完成该操作需要 时间。 μS μS μS [ 14.若用J K 触发器来实现特性方程为AB Q A Q n 1n +=+，则J K 端的方程为 。 =A B ，K =B A + =A B ，K =B A =B A +，K =A B =B A ，K =A B 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。 16．若要设计一个脉冲序列为10的序列脉冲发生器，应选用 个触发器。 二、判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和存储器两部分组成。（ ） 2．组合电路不含有记忆功能的器件。（ ） ~ 3．时序电路不含有记忆功能的器件。（ ） 4．同步时序电路具有统一的时钟CP 控制。（ ） 5．异步时序电路的各级触发器类型不同。（ ） 6．环形计数器在每个时钟脉冲CP 作用时，仅有一位触发器发生状态更新。（ ） 7．环形计数器如果不作自启动修改，则总有孤立状态存在。（ ） 8．计数器的模是指构成计数器的触发器的个数。（ ） 9．计数器的模是指对输入的计数脉冲的个数。（ ） 10．D 触发器的特征方程Q n +1=D ，而与Q n 无关，所以，D 触发器不是时序电路。（ ） 11．在同步时序电路的设计中，若最简状态表中的状态数为2N ，而又是用N 级 触发器来实现其电路，则不需检查电路的自启动性。（ ） 12．把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（ ） < 13．同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使 用同步二进制计数器。（ ） 14．利用反馈归零法获得N 进制计数器时，若为异步置零方式，则状态S N 只是 短暂的过渡状态，不能稳定而是立刻变为0状态。（ ）
第12章时序逻辑电路 自测题 一、填空题 1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。 2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。 3．用来累计和寄存输入脉冲个数的电路称为。 4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。、 5．、寄存器的作用是用于、、数码指令等信息。 6．按计数过程中数值的增减来分，可将计数器分为为、和三种。 二、选择题 1．如题图12.1所示电路为某寄存器的一位，该寄存器为 。 A、单拍接收数码寄存器； B、双拍接收数码寄存器； C、单向移位寄存器； D、双向移位寄存器。 2．下列电路不属于时序逻辑电路的是。 A、数码寄存器； B、编码器； C、触发器； D、可逆计数器。 3．下列逻辑电路不具有记忆功能的是。 A、译码器； B、RS触发器； C、寄存器； D、计数器。 4．时序逻辑电路特点中，下列叙述正确的是。 A、电路任一时刻的输出只与当时输入信号有关； B、电路任一时刻的输出只与电路原来状态有关； C、电路任一时刻的输出与输入信号和电路原来状态均有关； D、电路任一时刻的输出与输入信号和电路原来状态均无关。 5．具有记忆功能的逻辑电路是。 A、加法器； B、显示器； C、译码器； D、计数器。 6．数码寄存器采用的输入输出方式为。 A、并行输入、并行输出； B、串行输入、串行输出； C、并行输入、串行输出； D、并行输出、串行输入。 三、判断下面说法是否正确，用“√"或“×"表示在括号 1．寄存器具有存储数码和信号的功能。( ) 2．构成计数电路的器件必须有记忆能力。( ) 3．移位寄存器只能串行输出。( ) 4．移位寄存器就是数码寄存器，它们没有区别。( ) 5．同步时序电路的工作速度高于异步时序电路。( ) 6．移位寄存器有接收、暂存、清除和数码移位等作用。（） 思考与练习题 12.1.1 时序逻辑电路的特点是什么? 12.1.2 时序逻辑电路与组合电路有何区别? 12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码
第六章时序逻辑电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 A.4 B.5 C.9 D.20 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6．五个D触发器构成环形计数器，其计数长度为。 A.5 B.10 C.25 D.32 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421BCD码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少 应使用级触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500
第5章时序逻辑电路 5.1 时序逻辑电路的基本概念 1.时序逻辑电路的结构及特点 时序逻辑电路在任何时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关，触发器就是最简单的时序逻辑电路，时序逻辑电路中必须含有存储电路。时序电路的基本结构如图 5.1 所示，它由组合电路和存储电路两部分组成。 图5.1 时序逻辑电路框图 时序逻辑电路具有以下特点： （1）时序逻辑电路通常包含组合电路和存储电路两个组成部分，而存储电路要记忆给定时刻前的输入输出信号，是必不可少的。 （2）时序逻辑电路中存在反馈，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。 2.时序逻辑电路的分类 （1）按时钟输入方式 时序电路按照时钟输入方式分为同步时序电路和异步时序电路两大类。同步时序电路中，各触发器受同一时钟控制，其状态转换与所加的时钟脉冲信号都是同步的；异步时序电路中，各触发器的时钟不同，电路状态的转换有先有后。同步时序电路较复杂，其速度高于异步时序电路。 （2）按输出信号的特点 根据输出信号的特点可将时序电路分为米里（Mealy）型和摩尔（Moore）型两类。米里型电路的外部输出Z既与触发器的状态Q n有关，又与外部输入X有
关。而摩尔型电路的外部输出Z仅与触发器的状态Q n有关，而与外部输入X无关。 （3）按逻辑功能 时序逻辑电路按逻辑功能可划分为寄存器、锁存器、移位寄存器、计数器和节拍发生器等。 3.时序逻辑电路的逻辑功能描述方法 描述一个时序电路的逻辑功能可以采用逻辑方程组（驱动方程、输出方程、状态方程）、状态表、状态图、时序图等方法。这些方法可以相互转换，而且都是分析和设计时序电路的基本工具。 5.2 时序逻辑电路的分析方法和设计方法 1.时序逻辑电路的分析步骤 （1）首先确定是同步还是异步。若是异步，须写出各触发器的时钟方程。（2）写驱动方程。 （3）写状态方程（或次态方程）。 （4）写输出方程。若电路由外部输出，要写出这些输出的逻辑表达式，即输出方程。 （5）列状态表 （6）画状态图和时序图。 （7）检查电路能否自启动并说明其逻辑功能。 5.2.1 同步时序逻辑电路的设计方法 1.同步时序逻辑电路的设计步骤 设计同步时序电路的一般过程如图5.10所示。 图5.10 同步时序电路的设计过程
【总复习卷】 第3、5章组合逻辑电路和时序逻辑电路在数字电路系统中，按照逻辑功能和电路特点，各种数字集成电路可分为组合逻辑电路和时序逻辑电路两大类。 【知识结构图】 【本章重点】 第3章、组合逻辑电路 1．组合逻辑电路在电路结构及逻辑功能上的特点。 2．编码器和译码器的电路设计。 3．各类编码及译码器逻辑功能介绍。 4．集成编码器及译码器使用。 第5章、时序逻辑电路 1．时序逻辑电路在电路结构及编逻辑功能上的特点。 2．各类寄存器寄存数码的原理。 3．二进制和非二进制计数器工作原理及波形图。 4．简单异步二进制计数器的设计。 5．常用中大规模计数器的使用。 【本章难点】1．编码器、译码器真值表的写法。 2．同步计数器计数状态的分析。 【本章考点】1．组合逻辑电路和时序逻辑电路的各自的特点。 2．编码器和译码器电路设计及工作原理分析。 3．寄存器寄存数码的工作过程（波形）。 4．各种类型计数器的计数状态表、状态转换图、工作波形图。
综合训练（第3、5章） 一、填空题 1. 在数字电路系统中，按照逻辑功能和电路特点，各种数字集成电路可分为_________逻辑电路和_________逻辑电路两大类。 2. 把0和1按一定规律编排，使每组代码具有一个特定的含义的过程，称为_________。把代码的 特定含义翻译出来的过程称为_________。 3. ________常用于接收、暂存、传递数码等。存放n位二进制数码需要______个触发器。 4. 能实现_________操作的电路称为计数器；按计数时各触发器状态转换与计数脉冲是否同步。可 分为_________计数器和_________计数器。_________进制计数器是各种计数器基础。 5. 一个四位二进制减法计数器状态为_________时，再输入一个计数脉冲,计数状态为1111，并向高 位发出__________信号。 6. 要把y0、y1．．．．．．．y11、y12十三个信号编成二进制代码．至少需要_________位二进制数码。７. 构成计数器的基本电路是__________，如果把n个这类基本电路串联起来，就可以表示 __________位二进制数。 二、判断题(对的打“√”,错的打“×”) 1．组合逻辑电路具有记忆功能。( ) 2．编码是译码的逆过程。( ) 3．移位寄存器每输入一个脉动时，不一定只有一个触发器翻转。( ) 4．译码时每次只有一个输出端输出有效，即该输出端为1，其余为0。( ) 5．移位寄存器即可并行输出也可以串行输出。（） 6．数码寄存器存放的数码可以并行输入也可以串行输入。（） 7．数码寄存器最简单的寄存器，这种寄存器称为并行输入，并行输出数码寄存器。（) 8．右移位寄存器存放的数码将从低位到高位，依次串行输入。（） 9．时序逻辑电路结构上的特点是：由门电路和触发器组成。（） 10．具有8个触发器的二进制异步计数器能表达256种状态。（） 11．表示一位十进制数至少需要二位二进制数。（） 12．构成一位十进制计数器至少需要4个触发器。（） 13．在异步计数器中，若按自然顺序计数，则要求最低位触发器每输入一个计数脉冲其状态就翻转一次。（） 14．显示器属于时序逻辑电路类型。（） 15．触发器属于最简单的时序逻辑电路。（） 16．八位二进制数能表十进制数的最大值是256。（） 17．按8421BCD码进行计数的十进制计数器1010-1111这六种状态不允许出现。( ) 18．构成计数器电路的器件必须有具有记忆能力的。（）
第六章时序逻辑电路 内容提要 【熟悉】触发器四种电路结构及动作特点,四种逻辑功能及其逻辑关系、逻辑符号,逻辑功能的四种描述方法 【掌握】时序电路的特点和一般分析方法 【熟悉】寄存器的功能、分类及使用方法, 双向移位寄存器的级联【掌握】计数器的功能和分类,级联法、置位法构成N进制计数器【掌握】555定时器构成三种电路的工作特点、连接方法及主要参数一．一．网上导学 二．二．典型例题 三．三．本章小结 四．四．习题答案 网上导学 §6.1时序逻辑电路的特点 时序逻辑电路的特点：任意时刻的输出不仅取决于该时刻的输入，而 且还和电路原来的状态有关，所以时序电路具有记 忆功能。 在第五章中，向大家介绍了组合电路。 组合电路的特点是其任意时刻的输出状态仅取决于该时刻的输入状态。 ２．时序电路逻辑功能描述方法 在上面给出的时序电路结构框图中，包括组合逻辑电路和具有记忆功能的存储电路。 输出变量y1，y2，y3。。。。y b，合称输出矢量Y(t)。 输入变量x1，x2，x3。。。。x a，合称输入矢量X(t)。 同样，存储电路的输入、输出称之为矢量P(t)和矢量Q(t)
按照结构图，我们可以列出三组方程：设tn+1，tn分别为相邻的两个离散的时间瞬间。 矢量Y(tn)是X(tn)，Q(tn)的函数，称输出方程。 矢量P(tn)是X(tn)，Q(tn)的函数，称驱动方程。 矢量Q(tn+1)是P(tn)，Q(tn)的函数，称状态方程。 本节问答题 1．1．什么叫组合逻辑电路？ 2．2．什么叫时序逻辑电路？ 3．3．它们在逻辑功能和电路结构上各有什么特点？ 4．4．在时序电路中，时间量tn+1，tn各是怎样定义的？描述时序电路功能需要几个方程，它们各表示什么含义？ §６.２触发器 在这一节中,向大家介绍一种最基本的存储电路触发器（flip-flop）。触发器具有以下基本特点： （１）具有两个稳定的（０和１）状态，能存储一位二进制信息； （２）根据不同的输入，可将输出置成０或１状态； （３）当输入信号消失后，被置成的状态能保存下来。 ６.2.1 基本ＲＳ触发器 一．电路结构及逻辑符号 在本书第三章里，我们讲了各种门电路，若把两个反相器按照a 图的形式连接起来，可以看出，A点和B点信号是反相的，而A点和C点始终保持同一电平。这样，可以把A，C视为同一点（下面的b 图和c图）。在C图中，A，B两点始终反相，而且电路状态稳定，在没有外界干扰或者触发的状态下，电路能够保持稳定的输出。(这一
第七章 几种常用的时序逻辑电路 一、填空题 1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。 3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。 5.（9-1易）1n n n Q JQ KQ +=+是_______触发器的特性方程。 6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。 7.（9-1易）1n n n Q TQ TQ +=+是_____触发器的特征方程。 8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。 9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。 10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
时序电路测试及研究 一，实验目的 1.掌握常用时序电路分析，设计及测试方法。 2.训练独立进行实验的技能。 二．实验仪器及材料 1.双踪示波器 2.器材： 74LS00 二输入端四“与非”门1片 74LS10 三输入端三“与非”门1片 74LS74 双D触发器2片 74LS112 双JK触发器2片 三．实验容 1，异步二进制计数器 （1）用JK触发器，按图5.1所示的原理接线。Q3.Q2.Q1.Q0四个输入端接电平显示发光二极管。 （2）由CP端输入单脉冲，测试并记录Q3~Q0端状态及波形（3）试讲异步二进制加法计数器改为减法计数器。参考加法计数器要求进行实验并记录。
加法器实验图： 实验结果： 波形图： 减法器实验图；
实验结果： 2.异步二—十进制加法计数器 （1）用JK触发器，按图5.2所示的原理接线，Qd，Qc, Qb，Qa,四个输入端接电平显示发光二极管，CP端接连续脉冲或单脉
冲。 （2）在CP端输入脉冲，观察CP，Qd，,Qc, ,Qb 及Qa的状态变化 （3）画出CP，，Qd，,Qc, ,Qb 及Qa的波形。 实验图： 实验结果：
,3.自循环移位寄存器——环形计数器 （1），用D触发器，按图5.3所示的原理接线，Q D ，Q C，Q B，Q A四个输出端接电平显示发光二极管。将触发器A,B,C,D的状态置为“1000”，用单脉冲计数，记录个触发器的状态。 改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”(模拟干扰信号作用的结果)观察计数器能否正常工作。分析原因。 实验图：
实验结果： （2），按图5,4所示的原理接线，与非门用74LS10（三输入端三“与非”门）重复上述实验，对比实验结果，总结关于自启动的体会。
深圳大学实验报告 课程名称：数字电路 实验项目名称：简单时序电路 学院：光电工程学院 专业：光电信息工程 指导教师：许改霞 报告人：陈锦旺学号：2009170013班级：光信一班实验时间： 实验报告提交时间： 教务处制
一、实验目的与要求： 掌握简单时序电路的分析、设计、测试方法。 二、实验仪器： 1、双JK触发器74LS73 2片 2、双D触发器74LS74 2片 3、四2输入与非门74LS00 1片 4、示波器 四、实验内容与步骤： (一) 实验内容 1 双D触发器74LS74构成的二进制计数器（分频器） （1）按下图接线，CLR接逻辑开关输出，LED接逻辑状态指示。 图8.1 D触发器74LS74构成的二进制计数器 （2）使CLR=0，将Q0、Q1、Q2、Q3复位。 （3）由CLK端输入单脉冲，测试并记录Q0、Q1、Q2、Q3的状态。 （4）由CLK端输入连续脉冲，观察Q0、Q1、Q2、Q3的波形。 2、用2片74LS73构成一个二进制计数器，重做内容1的实验。 3、异步十进制计数器 （1）按图8.2构成一个十进制计数器，CLR接逻辑开关输出，LED接逻辑状态指示。（2）将Q0、Q1、Q2、Q3复位。 （3）由时钟端CLK输入单次脉冲，测试并记录Q0、Q1、Q2、Q3的状态。 （4）由时钟端CLK输入连续脉冲，观察Q0、Q1、Q2、Q3的波形。 图8.2异步十进制计数器
4、自循环计数器 （1）用双D触发器74LS74构成一个四位自循环计数器。方法是第一级的Q端接第二级的D端，依次类推，最后第四级的Q端接第一级的D端。四个D触发器的CLK端连接在一起，然后接单脉冲时钟。 （2）将触发器Q0置1，Q1、Q2、Q3清零。按单脉冲按钮，观察并记录Q0、Q1、Q2、Q3的值。 （二）实验接线及测试结果 1、实验1接线图及测试结果 （1）接线图 图8.3 74LS74构成二进制计数器接线图 图中，K1是逻辑开关，AK1是单次按钮，LED0、LED1、LED2、LED3是逻辑状态指示灯。 （2）置K1为低电平，四个逻辑状态指示灯为绿色，表示Q3Q2Q1Q0为0000。 （3）置K1为高电平，按单次脉冲AK1，Q3Q2Q1Q0的值变化如下 Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 表8.1 74LS74构成的计数器状态转移表
《时序逻辑电路》练习题及答案 [5.1] 分析图P5.1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 图P5.1 [解] 驱动方程：311Q K J ==， 状态方程：n n n n n n n Q Q Q Q Q Q Q 13131311⊕=+=+； 122Q K J ==， n n n n n n n Q Q Q Q Q Q Q 1221211 2 ⊕=+=+； 33213Q K Q Q J ==，， n n n n Q Q Q Q 1231 3 =+； 输出方程：3Q Y = 由状态方程可得状态转换表，如表5.1所示；由状态转换表可得状态转换图，如图A5.1所示。电路可以自启动。 表5.1 图A5.1 电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循环。 [5.2] 试分析图P5.2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。 图P5.2
[解] 驱动方程：21Q A D =， 212Q Q A D = 状态方程：n n Q A Q 21 1 =+， )(12211 2 n n n n n Q Q A Q Q A Q +==+ 输出方程：21Q Q A Y = 表5.2 由状态方程可得状态转换表，如表5.2所示；由状态转换表 可得状态转换图，如图A5.2所示。 电路的逻辑功能是：判断A 是否连续输入四个和四个以上“1” 信号，是则Y=1，否则Y=0。 图A5.2 [5.3] 试分析图P5.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。 图P5.3 [解] 321Q Q J =，11=K ； 12Q J =，312Q Q K =； 23213Q K Q Q J ==， =+1 1 n Q 32Q Q ·1Q ； 211 2Q Q Q n =++231Q Q Q ； 323211 3 Q Q Q Q Q Q n +=+ Y = 32Q Q 电路的状态转换图如图A5.3所示，电路能够自启动。 图A5.3 [5.4] 分析图P5.4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。A 为输入变量。
第四章 时序逻辑电路 本章介绍各种触发器的结构组成、工作原理、逻辑功能以及各种特性。触发器是由基本门电路组成的具有反馈连接、且输出状态不仅和输入状态有关，而且和输出原状态有关、具有记忆性的电路。本章还介绍时序逻辑电路的基本概念、组成结构，各种时序电路的分析和设计方法。本章的学习将为深入学习具有特定功能的中规模时序电路奠定良好的基础。 第一节 基本知识、重点与难点 一、基本知识 （一）触发器的基本概念 1. 触发器特点 触发器与组合逻辑电路不同，触发器的输出不仅与输入信号有关，而且还与触发器原来的状态有关。触发器具有记忆功能，是构成时序电路的基本单元电路。触发器具有两个稳定的状态0和1。在不同的输入信号作用下，触发器可以置成0，也可以置成1。当输入信号消失后，触发器能保持其状态不变。 2. 触发器控制信号 触发器的外部控制信号分为三类： （1）置位信号、复位信号：置位信号和复位信号有高有效或低有效、同步或异步之分。置位信号D S 和复位信号D R 是低有效的异步信号，当信号有效时，触发器置1或清零，D S 和D R 不能同时有效。 （2）时钟脉冲信号：时钟脉冲信号为触发器的控制端，决定触发器的状态何时转换。 （3）外部激励信号：外部激励信号在CP 脉冲作用下控制触发器的状态转换。 3. 触发器类型 触发器有不同的分类方法，按触发方式分类，有：电位触发方式、主从触发方式和边沿触发方式。按逻辑功能分类，有：RS 触发器、D 触发器、JK 触发器和T 触发器等。 4. 触发器逻辑功能描述方法 触发器的逻辑功能是指触发器的次态与现态以及输入信号之间的逻辑关系。描述触发器的逻辑功能常用方法有： （1）状态转换表与激励表 （2）特征方程 （3）状态转换图 （4）时序图 （二）触发器的基本类型 1. 基本RS 触发器 基本RS 触发器没有同步触发脉冲，输入信号直接控制输出端的状态。只要输入变化，输出立即变化。 基本RS 触发器的特征方程为：?????=++=+1 D D D D 1S R Q R S Q n n
一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。 2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应 为。 7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息 需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过 程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则 经过5个CP脉冲以后计数器的状态为。 15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。 16. 在各种寄存器中，存放N 位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二 进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要 个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳 变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。 20．单稳态触发器在外加触发信号作用下能够由状态翻转到状 态。 21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲 宽度，则占空比应为____ ___。 23．施密特触发器有____个阈值电压，分别称作___ _____ 和___ _____ 。 24．触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。 25．施密特触发器常用于波形的与。 二、选择题 1. R-S型触发器不具有( )功能。 A. 保持 B. 翻转 C. 置1 D. 置0 2. 触发器的空翻现象是指（） A.一个时钟脉冲期间，触发器没有翻转 B.一个时钟脉冲期间，触发器只翻转一次 C.一个时钟脉冲期间，触发器发生多次翻转 D.每来2个时钟脉冲，触发器才翻转一次 3. 欲得到D触发器的功能，以下诸图中唯有图（A）是正确的。
数字逻辑与数字系统实验报告书6实验名简单时序电路 一、实验目的 1、掌握常用时序电路分析，设计及测试方法。 2、掌握计数器74LS161的功能。 3、掌握计数器的级联方法。 4、熟悉任意计数器的构成方法。 二、实验所用器件和仪器 74LS112(74LS73) 双J-K触发器2片 74LS175 四D触发器1片 74LS10 三输入端与非门1片 74LS00 二输入端四与非门1片 4位计数器74LS161 2片 三、实验内容 1、异步二进制计数器 2、自循环移位寄存器-环形计数器 3、集成芯片使用 4、任意模计数器（计数器级联） 四、实验原理、接线图及实验结果 1异步二进制计数器： 波形图为：
2、自循环移位寄存器-环形计数器： 环形计数器原理 环形计数器波形图
利用四D触发器芯片74LS175搭建环形计数器（2）与非门用74LS10三输入端三与非门重述上述实验： 自启式环形计数器 自启式环形计数器波形图
3、集成芯片使用：用一片74LS161和74LS00采用复位法（置位法）构造一个模6计数器。用单脉冲做计数时钟，观测计数状态。 （1）复位法构成的模6计数器： 复位法6进制计数器接线图 (3)Q的波形图：
2、置位法模6计数器接线图及测试结果（1）置数法模6计数器接线图： （2）置数法模6计数器状态转换表： (3)Q的波形图：
5、任意模计数器（计数器级联） 用2片74LS161和1片74LS00构成一个模60H计数器： 五、实验数据分析与小结 1、异步二进制计数器：由cp端输入一个脉冲，Q1~Q4轮流波动，形成脉冲。 2、自循环移位寄存器：该计数器不能自行启动，当外界给予一个作用时，该计数器就 开始自动循环工作。 3、集成芯片：集成芯片工作时脉冲会形成毛疵，可以通过改变接线状态或者增加缓冲 来解决。 4、任意模计数器：任意模计数器可以运用复位法和置数法进行清零，当数字计数到9 时，转0重新计数，并向前进一位，达成计数。 六、实验心得体会 通过本次实验，我充分认识了常用时序电路分析，设计及测试方法,掌握了计数器74LS161的功能，计数器的级联方法，熟悉任意计数器的构成方法。，并且学会了如何使用它们搭建出自己所需要的各种电路。所以说，不能光学，也要学会使用它们，这样才能真正的掌握这些知识！
时序逻辑电路习题 班级 姓名 学号 一、 单选题 1．时序逻辑电路在结构上（ ） A ．必须有组合逻辑电路 B ．必须有存储电路 C ．必有存储电路和组合逻辑电路 D ．以上均正确 2．同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路（ ） A ．没有触发器 B ．没有统一的时钟脉冲控制 C ．没有稳定状态 D ．输出只与内部状态有关 3．图示各逻辑电路中，为一位二进制计数器的是（ ） 4．从0开始计数的N 进制增量计数器，最后一个计数状态为 （ ） A ．N B ．N+1 C ．N-1 D ．2N 5．由 n 个触发器构成的计数器，最多计数个数为（ ） A ．n 个 B ．2n 个 C ．n 2个 D ．2n 个 6．若构成一个十二进制计数器，所用触发器至少（ ） 。 A ．12个 B ．3个 C ．4个 D ．6个 7．4个触发器构成的8421BCD 码计数器，其无关状态的个数为（ ） A ．6个 B ．8个 C ．10个 D ．不定 _A B C D
8．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为110，则在时钟作用下，计数器的下一状态为（ ） A ．101 B ．111 C ．010 D ．000 9．下列器件中，具有串行—并行数据转换功能的是（ ） A ．译码器 B ．数据比较器 C ．移位寄存器 D ．计数器 10．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为011，则在时钟作用下，计数器的下一状态为（ ） A ．100 B ．110 C ．010 D ． 000 11．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数时的最小状态是（ ） A ．0000 B ．1111 C ．0001 D ．0110 12．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的有效状态数为（ ） A ．16 B ．8 C ．10 D ．12 二、填空题 1．时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，而且还与 有关。 2．时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的 电路，其二是内部存在 通路。 3．时序逻辑电路的 “现态” 反映的是 时刻电路状态变化的结果，而 “次态” 则反映的 是 时刻电路状态变化的结果。 1 R _
时序电路设计 实验目的: 1．掌握条件语句在简单时序模块设计中的使用。 2．学习在Verilog模块中应用计数器。 实验环境: Windows 7、MAX+PlusⅡ10等。 实验内容: 1．模为60的8421BCD码加法计数器的文本设计及仿真。 2．BCD码—七段数码管显示译码器的文本设计及仿真。 3．用For语句设计和仿真七人投票表决器。 4．1/20分频器的文本设计及仿真。 实验过程: 一、模为60的8421BCD码加法计数器的文本设计及仿真： （1）新建文本：选择菜单File下的New，出现如图5.1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。 图5.1 新建文本 （2）另存为V erilog编辑文件，命名为“count60.v”如图5.2所示。 （3）在编辑窗口中输入程序，如图5.3所示。
图5.2 另存为.V编辑文件图5.4 设置当前仿真的文本设计 图5.3 模为60的8421BCD码加法计数器的设计代码
（4）设置当前文本：在MAX+PLUS II中，在编译一个项目前，必须确定一个设计文件作为当前项目。按下列步骤确定项目名：在File菜单中选择Project 中的Name选项，将出现Project Name 对话框：在Files 框内，选择当前的设计文件。选择“OK”。如图5.4所示。 （5）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现如图5.5的编译器窗口。 图5.5 编译器窗口 选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。 （6）建立波形编辑文件：选择菜单File下的New选项，在出现的New对话框中选择“Waveform Editor File”，单击OK后将出现波形编辑器子窗口。 （7）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项，出现如图5.6所示的选择信号结点对话框。按右上侧的“List”按钮，在左边的列表框选择需要的信号结点，然后按中间的“=>”按钮，单击“OK”，选中的信号将出现在波形编辑器中。 图5.6 仿真节点插入
自我测验题 1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。A．SR=0B．SR=1C．S+R=0D．S+R=1 Q G 22 Q R S 图T4.1图T4.2 2．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态， 其R S?应为。 A．R S?=．R S?=10D．R S?=11 3．SR锁存器电路如图T4.3所示，已知X 、Y波形，判断Q的波形应为A、B、C、D 中的。假定锁存器的初始状态为0。 X Y X Y A B C D 不定 不定 （a）(b) 图T4.3 4．有一T触发器，在T=1时，加上时钟脉冲，则触发器。 A．保持原态B．置0C．置1D．翻转 5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。 A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=1 6．电路如图T4.6所示。实现A Q Q n n+ = +1的电路是。
A A A A A ． B ． C ． D ． 图T4.6 7．电路如图T4.7所示。实现n n Q Q =+1的电路是 。 CP CP CP A ． B ． C ． D ． 图T4.7 8．电路如图T4.8所示。输出端Q 所得波形的频率为CP 信号二分频的电路为。 1 A ． B ． C ． D ． 图T4.8 9．将D 触发器改造成T T Q 图T4.9 A ．或非门 B ．与非门 C ．异或门 D ．同或门 10．触发器异步输入端的作用是。 A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是。 A ．只与输入有关
时序逻辑电路模块6-1 一、填空题（每空2分，共18分） 1、时序逻辑电路通常包含_______电路和_________电路两部分组成。 2、时序逻辑电路的基本构成单元是____________。 3、构造一个模6计数器，电路需要个状态，最少要用个触发 器，它有个无效状态。 4、四位扭环形计数器的有效状态有个。 5、移位寄存器不但可_________ ，而且还能对数据进行_________。 二、判断题（每题2分，共10分） 1、时序逻辑电路的输出状态与前一刻电路的输出状态有关，还与电路当前的 输入变量组合有关。 2、同步计数器的计数速度比异步计数器快。 3、移位寄存器不仅可以寄存代码，而且可以实现数据的串-并行转换和处理。 4、双向移位寄存器既可以将数码向左移，也可以向右移。 5、由四个触发器构成的计数器的容量是16 三、选择题（每题3分，共18分） 1、同步时序电路和异步时序电路比较，其差异在于后者（）。 A．没有触发器B．没有统一的时钟脉冲控制 C．没有稳定状态D．输出只与内部状态有关 2、时序逻辑电路中一定是含（） A. 触发器 B. 组合逻辑电路 C. 移位寄存器 D. 译码器 3、8位移位寄存器，串行输入时经( )个脉冲后，8位数码全部移入寄存器
中。 A.1 B.2 C.4 D.8 4、计数器可以用于实现（）也可以实现（）。 A ．定时器 B ．寄存器 C ．分配器 D ．分频器 5、用n个触发器构成扭环型计数器,可得到最大计数长度是（）。 A、n B、2n C、2n D、2n-1 6、一个4 位移位寄存器可以构成最长计数器的长度是（）。 A.8 B.12 C.15 D.16 四、时序逻辑电路的分析（34分） 分析下图所示时序逻辑电路，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路实现的的逻辑功能。A为输入变量。 五、计数器的分析题（20分） 集成4位二进制加法计数器74161的连接图如图所示，LD是预置控制端； D0、D1、D2、D3是预置数据输入端；Q3、Q2、Q1、Q0是触发器的输出端，Q0是最低位，Q3是最高位；LD为低电平时电路开始置数，LD为高电平时电路计数。试分析电路的功能。要求： （1）画出状态转换图；（10分） （2）检验自启动能力；（6分）
单位：嵌入式系统实验室 姓名：汤晓东 内容：简单分频时序电路的设计(三分频) 时间：2010-7-7 3.练习三 模块源代码： //-------------------文件名div3.v---------------------------------- module div3(clk_in,clk_out,reset ); input clk_in,reset; output clk_out; wire clk_out; integer n1,n2; reg clk1,clk2; always @(posedge clk_in or negedge reset) //检测clk_in的上升沿 begin if (!reset) begin n1=0; clk1<=1'b0; //clk1是对clk_in的三分频 end // 但是占空比为1/3 else if (n1==2) begin n1=0; clk1<=1'b1; end else begin n1=n1+1; clk1<=1'b0; end end always @(negedge clk_in or negedge reset) //检测clk_in的下降沿 begin if (!reset) begin n2=0; clk2<=1'b0; //clk2也是对clk_in的三分频 end else if (n2==2) //占空比为1/3,但是与clk1相差begin //半个时钟周期 n2=0; clk2<=1'b1; end else begin n2=n2+1; clk2<=1'b0; end
时序逻辑电路1 实验一、四位寄存器的设计 一、实验目的 设计一个带有异步置数和同步清零信号的4位寄存器，并在开发板上验证。 二、编写HDL文件 module register( input load, input clk, input clr, input wire [3:0]d, output reg[3:0]q ); reg [25:0]q1; always@(posedge clk or posedge clr) begin if(clr==1) q1<=0; else q1<=q1+1; end assign mclk=q1[25]; always@(posedge mclk or posedge clr) if(clr==1) q<=0; else if(load==1) q<=d; endmodule 三、编写约束文件 NET"clk"LOC="B8"; NET"clr"LOC="P11"; NET"load"LOC="L3"; NET"d[0]"LOC="K3"; NET"d[1]"LOC="B4"; NET"d[2]"LOC="G3"; NET"d[3]"LOC="F3"; NET"q[0]"LOC="M5"; NET"q[1]"LOC="M11"; NET"q[2]"LOC="P7"; NET"q[3]"LOC="P6"; 四、RTL级电路图
五、验证实验结果 调节四位开关的值，观察四位LED灯的示数，判断是否相等；并使清零开关处于有效位置，观察是否异步清零；使置数位有效，观察是否同步置数，发现结果正确，实验成功。 实验二、可逆十进制加法器 一、实验目的 设计一个具有异步清零、同步置数端的可逆十进制计数器。选1Hz作为CLK 信号，4个LED灯指示计数状态，一个逻辑开关作为清零端，一个逻辑开关作为置数端，一个逻辑开关作为计数方式。 二、编写HDL文件 module keni( input clk, input clr, input load, input ni, input [3:0]d, output reg [3:0]a ); reg [25:0]q1; always@(posedge clk ) begin if(q1==50000000) q1<=0; else q1<=q1+1; end assign q=q1[25]; always@(posedge q or posedge clr or posedge load) begin if (clr==1) a<=0;