EDA大作业
8位二进制乘法电路
•1．设计要求
8位二进制乘法采用移位相加的方法。即用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。直到所有的部分积都被加过一次。例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别为11010101和10010011,其计算过程如下：
1 1 0 1 0 1 0 1
× 1 0 0 1 0 0 1 1
1 1 0 1 0 1 0 1 N0与被乘数相乘的部分积，部分积右移一位
1 1 0 1 0 1 0 1 N1与被乘数相乘的部分积
+ 1 1 0 1 0 1 0 1
1 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 1 1 1 两个部分积之和，部分积之和右移一位
+ 0 0 0 0 0 0 0 0 N2与被乘数相乘的部分积
0 1 0 0 1 1 1 1 1 1 1
0 1 0 0 1 1 1 1 1 1 1 与前面部分积之和相加,部分积之和右移一
+ 0 0 0 0 0 0 0 0 N4与被乘数相乘的部分积
···
···N7与被乘数相乘的部分积
+ 1 1 0 1 0 1 0 1
1 1 1 1 0 1 0 0 1 0 0 1 1 1 1 与前面部分积之和相加
0 1 1 1 1 0 1 0 0 1 0 0 1 1 1 右移一位得到最后的积
•按照这种算法，可以得到下图所示之框图和简单流程图。图中Y寄存器存放被乘数M，B寄存器存放乘数N，A累加器存放部分积。A和Y中的数据在加法器中相加后
送入A中，而A和B相级联又构成了一个16BIT的移位寄存器，当它工作于移位模
式时，可以实现数据的右移。由于乘数的每一位不是0就是1 ，对应的部分积不是
0就是被乘数本身，所以实际作部分积相加这一步时，只要根据乘数的对应位判断：
如该位为1 ，则将累加器中的数据加上被乘数再移位；如该位为0时，就不加被乘
数而直接移位。运算时首先将累加器A清零，并将被乘数M和乘数N分别存入寄存
器Y和B，然后依据寄存器B中最右一位B0（数据N0）确定第一个部分积。将此部
分积送入A累加器以后，将A连同寄存器B右移一位，部分积的最低位被移进寄存
器B的最左位，乘数的最低位N0被移出寄存器B，而乘数的次低位N1被移至寄存
器B的B0位。第二次仍然依据B0位的数据（N1）来确定第二个部分积，将部分积
与累加器中的数据相加后右移一位，N1又被移出寄存器，数据N2被移到B0位置。。。。。
这样，经过8次部分积相加位的操作，完成1次乘法运算，乘数N恰好被移出寄存
器B，寄存器B中保存的就是运算积的低8位数据。移位相加的次数应用一个计数
器来控制，每移位一次，计数器计一个数。当计数器计得8个数时，发出一个信号，
使电路停止操作，并输出运算结果（流程图是按减法计数器设计的，也可使用加法
计数器）。
•
电路框图简单流程图
2.设计方案总结
（1）8位移位寄存器模块。可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。
（2）8位加法器模块。这是一个8位加法器，进行操作数的加法运算。
（3）一位乘法电路模块。完成8位与1位的乘法运算。
（4）乘法控制电路模块。当结果得到时使程序停止。
（5）16位移位锁存器。在时钟信号的控制下完成输入数值的锁存与移位。其最终结果就是要求结果。
3.系统程序设计及仿真图。
（1）8位移位寄存器
源代码：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY REG IS
PORT( REG_CLK,LOAD:IN STD_LOGIC;
REG_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
REG_OUT:OUT STD_LOGIC);
END REG;
ARCHITECTURE ARC_REG OF REG IS
SIGNAL REG8:STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
PROCESS( REG_CLK,LOAD)
BEGIN
IF REG_CLK'EVENT AND REG_CLK='1' THEN
IF LOAD='1' THEN
REG8<=REG_IN;
ELSE
REG8(6 DOWNTO 0)<=REG8(7 DOWNTO 1);
END IF;
END IF;
END PROCESS;
REG_OUT<=REG8(0);
END ARC_REG;
仿真图：
（2）8位加法电路
源代码：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY ADDER IS
PORT(ADDER_IN :IN STD_LOGIC;
A4,B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
ADDER_OUT:OUT STD_LOGIC);
END ADDER;
ARCHITECTURE ARC_ADDER OF ADDER IS
SIGNAL SS:STD_LOGIC_VECTOR(4 DOWNTO 0);
SIGNAL AA,BB:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN
AA<='0'&A4;
BB<='0'&B4;
SS<=AA+BB+ADDER_IN;
S4<=SS(3 DOWNTO 0);
ADDER_OUT<=SS(4);
