第四章 MOS逻辑集成电路-1.

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MOS集成电路

在这样的形势下，半导体车间的徐葭生同志带领十几个中青年教师，从1970年开始，毅然投入了我国MOS集成电路研究开发与应用推广的事业。在当时缺乏技术资料和工艺设备、生产条件十分落后的情况下，大家自力更生、团结奋斗，从工艺和电路设计上解决了栅氧化层电荷与静电损伤保护问题，为MOS集成电路在我国的发展扫清了技术障碍。在此基础上，开发研制成功了中小规模MOS数控系列电路，包括了计数器、寄存器、译码器及各种触发器、门电路等，并进行了小量生产。为了使这些电路得到推广，他们还制作了频率计、数码显示等多种应用部件，到有关单位演示，帮助解决应用中的技术问题。这样，终于使MOS集成电路得到社会认可。在此期间先后接产此数控系列电路的有，北京半导体器件五厂、前门器件厂、上海元件五厂、天津第一半导体厂、石家庄半导体器件厂、保定无线电二厂等。这些数控系列电路在相当长一段时间内成了不少半导体厂的主打产品。清华半导体车间除了派人传授、推广技术之外，还多次举办短训班，帮助这些企业培养生产技术骨干。可以说，清华的半导体车间成为了我国MOS集成技术最早的发源地。
60年代末、70年代初，我国在集成电路技术的研究上刚刚起步，只是对双极型小规模集成电路开始进行研制和少量生产。当时,国外MOS电路发展很快，与双极型电路相比，MOS集成电路具有电路简单、功耗低、集成度高的优势，而国内MOS集成电路技术的研究开发上还存在不少困难。一个困难是MOS器件很容易被静电击穿，有人形容说：“MOS、MOS，一摸就死”；另一个难点是MOS器件栅氧化层电荷不易控制，因而大大影响了MOS电路的可生产性与工作稳定性。所以，大家对MOS集成电路的发展前途仍有很多疑虑。
5所有 CMOS和 NMOS集成电路的储存和运输过程必须采用抗静电材料做成的容器，而不能按常规将器件插入塑料或放在普通塑料的托盘内，直到准备使用时才能从抗和 NMOS集成电路应当放置在接地良好的工作台上，鉴于工作人员也能对工作台产出静电放电，所以工作人员在操作器件之前自身必须先接地，为此建议工作人员要用牢固的导电带将手腕或肘部与工作台表面连接良好。

第四章 MOS逻辑集成电路-1解读

• 硅栅MOS（多晶硅）
• 薄栅工艺，调控Cox
– 改变金属和半导体功函数差值 – 重掺杂P型多晶硅： P-Si：0.25伏；N-Si：0.85伏 – 重掺杂N型多晶硅： P-Si：-0.84伏；N-Si:-0.26伏
EC
EF
Ei EF EV
• 提高Si/SiO2界面和SiO2层的质量
– 采用100晶向，界面太少
• 课堂练习：若衬底材料改为P型Si，其余条件同上，计算其阈值电压？
-1.61伏，推断为耗尽型NMOS结构
KT N D B ln q ni
上题的计算公式
铝栅的功函数约为 4.25eV 4.05eV 增强强型的耗尽区电 Eg 0.56V QB 2 0 ox qND 2B VBS 2q -19 14 q 电子电荷 = 1 .602 × 10 库仑 8.8510 F / cm
– 调控Cox,减小SiO2界面态的影响 pMOS – 厚度下降到50埃；P-Si：-0.96伏；N-Si：0.33伏
其它参数

k因子（器件的导电能力）

kn
n oxW
2tox L
器件设计尺寸（W/L）工艺制造及材料的电子和空穴迁移率迁移率随温度的升高而下降，所以高温导致漏极电流ID下降，电路速度下降。温度升高100度，k因子要下降40％栅极电压带来迁移率的变化，所以需用有效迁移率修正有效沟道长度
MOS晶体管的分类
MOS晶体管的结构
G
G
多晶硅有源区金属
W
S SiO2
t ox n+
D SiO2
S
D
n+
L
xj
版图

第四章 MOS逻辑集成电路-2

专用集成电路设计实验室
四川大学物理科学与技术学院
基本逻辑符号
& 逻辑与 ≥1 逻辑或 & 与非 ≥1 或非 =1 = 同或 1 逻辑非
异或
专用集成电路设计实验室
四川大学物理科学与技术学院
传输门（TG）电路
• 双向开关 • 逻辑设计
– 多路选择器（MUX） – 或门（or门） – 另一种异或/异或非电路
专用集成电路设计实验室
四川大学物理科学与技术学院
耗尽型负载反相器
特点（E/D反相器）以耗尽型NMOS晶体管作为负载负载器件的栅源短接，当VDS>VGSVT时相当于恒流源作为负载，能获得较快的上升波形输入低电平时，Vout ≈VDD 输入高电平时，M2导通处于线性区，输出电压很小，但不为零
功耗特性
专用集成电路设计实验室
四川大学物理科学与技术学院
CMOS电路的伏安特性
四川大学物理科学与技术学院
本章主题
• • • • • MOSFET结构及工作原理（补充） CMOS基本逻辑单元静态逻辑和动态CMOS电路 BiCMOS逻辑集成电路 MOS存储器
专用集成电路设计实验室
四川大学物理科学与技术学院
MOSFET逻辑设计
• • • • • • 理想开关与布尔运算 MOSFET开关基本的CMOS逻辑门 CMOS复合逻辑门传输门（TG）电路时钟控制和数据流控制
专用集成电路设计实验室
四川大学物理科学与技术学院
本节内容
MOS反相器
电阻负载NMOS反相器
采用晶体管作为负载器件的反相器
CMOS反相器 CMOS传输门
专用集成电路设计实验室
四川大学物理科学与技术学院

MOS晶体管PPT演示文稿

•9
图2.1.1 NMOS晶体管
•10
图2.1.2 NMOS管截面图
•11
图2.1.3 实际的NMOS管衬底引线
•12
（a）增强型
（b）耗尽型
图2.1.4 MOS管在电路中的符号
耗尽型MOS管与增强型MOS管不同之处在于，耗尽型MOS管
在vGS=0时，导电沟道已经存在，它是通过加工过程中的离子注
图2.2.1 导电沟道没有形成
•15
图2.2.2 栅-源电压vGS控制导电沟道宽窄
•16
（a） vDSvGSVT
•17
（b） vDSvGSVT
•18
（c） vDSvGSVT
图2.2.3 NMOS管的工作状态示意图
•19
2.3 MOS晶体管的电流电压关系
1、非饱和区（线性电阻区）
IDK W L vG SV TvD S1 2vD2S （2.3.8）
[3] 陈中建主译. CMOS电路设计、布局与仿真.北京：机械工业出版社，2006.
[4]（美）Wayne Wolf. Modern VLSI Design System on Silicon. 北京：科学出版社，2002.
[5] 朱正涌. 半导体集成电路. 北京：清华大学出版社，2001. [6] 王志功，沈永朝.《集成电路设计基础》电子工业出版
•8
2.1 MOS晶体管结构
根据导电沟道的不同，MOS晶体管可分为P沟道MOS晶体管（简称为PMOS管）和N沟道MOS晶体管（简称为NMOS管），而根据在没有外加电压条件下导电沟道形成与否又可分为耗尽型 MOS管和增强型MOS管。
图2.1.1所示的是一只增强型NMOS管，它是在适度掺杂的 P型衬底上制作两个掺杂浓度较高的N型区，分别作为漏区和源区，在漏区和源区之的区域上面制作一层绝缘层（一般是二氧化硅物质），绝缘层上面沉积一层多晶硅作为栅区。我们把源区和漏区两个掺杂区之间的距离称为沟道长度L，而垂直于沟道长度的有效源漏区尺寸称为沟道宽度W。

集成电路原理第四章ppt课件

第四章 MOS逻辑集成电路
4.1 MOS器件的基本电学特性
4.1.1 MOSFET的结构与工作原理
MOSFET——Metal-Oxide-Semiconductor
Field Effected Transistor
增强型〔常关闭型）
金属PM氧OS 化物半导体场效应晶体管
耗尽型〔常开启型）
MOSFET
iDSCOXLWvGSVthvDSvD 2S2
3.4
51
085 L
801
0030.43922220.62(m 5 )A
4.1.4 MOSFET小信号参数（1〕跨导gm
——表示交流小信号时vGS对ids的控制能力〔vDS恒定）
饱和区：
gm
iDS vGS
vDSc onst
C OX LW vG SV th 1vDS
足电路设计的要求，此工序称为“调沟”。即向沟道区进行离
子注入〔Ion Implantation）,以改变沟道区表面附近载流子浓
度，与此相关的项用
Qi C OX
表示。一般调沟用浅注入，注入能量
在60 80KeV左右；若异型注入剂量、能量较大，则可注入到
体内，形成埋沟MOS〔Buried-Channel MOS）。
例4-2 知：n+ Poly-Si栅NMOS晶体管宽长比W/L=100 m/10 m，漏、栅、源、衬底电位分别为5V，3V，0V，0V。
n=580cm2/V s，其他参数与例4-1相同。求：① 漏电流iDS。
② 若漏栅源衬底电位分别为2V，3V，0V，0V，则IDS=？
解：① 由已知得： vGS=3V，vDS=5V，vBS=0V 而由例4-1得Vth=0.439V vDS=5V(vGS-Vth)=3-0.439=2.561(V) 器件工作在饱和区，那么：

第四章 MOS逻辑集成电路-5

优点：简化电路、减少器件、降低功耗、减少面积、提高工作速度、无比电路；不要求PMOS和NMOS管成对出现缺点：
• 随着集成度的提高，器件尺寸减少、工作电压下降，将使得存储的电荷量减少，影响电路的可靠性 • 电路中的泄漏电流必须很小，对工艺要求高 • 出现“电荷分享”问题，造成信号损失 • 需要时钟信号，使电路设计更复杂 • 由于动态电路不能在很低频率下工作，使功能测试困难

反相器起隔离作用、增加了驱动能力实现不带“非”的逻辑预充阶段：动态电路输出结点电压都为1 求值阶段：连锁放电反应使动态电路后面的反相器的噪声容限下降使存储的高电平下降，动态保持时间减少改善方法
• 在多米诺电路中增加一个PMOS反馈管 • 增加对中间结点预充电的管子

级连电路图4-31
CMOS动态和时序逻辑
动态逻辑电路的特点预充-求值的动态CMOS电路多米诺（Domino）CMOS电路时钟CMOS电路时序逻辑电路
动态逻辑电路的特点
静态逻辑电路：稳定的输入信号使MOS晶体管保持在导通或截止状态，从而维持稳定的输出状态动态逻辑电路：利用栅电容的存储效应来保存信息，因此即使输入信号不存在，输出状态也可以保持，但是信息不能长期保持，会由于泄漏电流的存在使存储的信息丢失
Mkp是弱pMOSFET
即W/L<1
二、输出高电平（电荷分享）
预充后存在CL上的电荷，可能会在中间节点（CA）之间再分配，结果使输出高电平降低，而且无法恢复，还可能形成直流通路。
输出高电平下降
电荷分享过程中的节点电平变化
电荷分享解决方案
对中间节点也预充
三、动态CMOS的级联门间级联 gate cascade－逻辑门的连接

第四章-MOS逻辑集成电路

- 体效应因子（衬底偏置效应因子） (V1/2)
王向展
08.04.2020
7
集成电路原理与设计
Q B020 SiqN2FB (C/cm2)
(“+” for PMOS, “” for NMOS)
FB kqTlnnNi kqTkTlnlnNniN AD(N(PM M OO SS,P,N 衬衬底底 ))
2q0SiN
Cox
2q0SN i A (NMO,pSห้องสมุดไป่ตู้底 )
Cox
2q0SiND（PMO，Sn衬底）
Cox
S iO 2 3 .9S i 1 1 .90 8 .8 5 4 1 0 1 4 F /c m
王向展
08.04.2020
10
集成电路原理与设计
例4.1 求解Vth,
已知：N+ Poly-Si栅NMOS晶体管，栅氧厚度tox=0.1μm， NA=3×1015cm-3，ND=1020cm-3，氧化层和硅界面处单位面积
(4.3)
L eff1 V D S 2 q0 N su S b i 1 2 V D S V 4 G S V th 1 V D SV 4 G S V th 2 1 2
王向展
08.04.2020
13
集成电路原理与设计
对于Si：n=580 cm2/(V·s)，p=230 cm2/(V·s)
王向展
08.04.2020
3
集成电路原理与设计
MOSFET(器件/电路)的特点 1. 只靠一种载流子工作，称
为多子器件。
2. 可看作“压控电阻器”。
3. 无少子存储效应，可制成高速器件。
4. 输入阻抗高，驱动电流小。适于大规模集成，是VLSI、 ULSI的基础。低压低功耗电路。

MOS晶体管及其版图

MOS晶体管及其版图第四章 MOS晶体管及其版图学习指导学习⽬标与要求1．了解集成电路中有源器件MOS晶体管的结构2．了解集成电路中有源器件MOS晶体管版图定义、内涵及实质，掌握集成电路中有源器件MOS晶体管版图的特点3．掌握集成电路中有源器件MOS晶体管的特性、不同类型MOS晶体管版图设计及MOS晶体管版图的失配及匹配的设计技巧4．基本掌握集成电路中有源器件MOS晶体管版图设计⽅法学习重点1．集成电路中有源器件MOS晶体管的特性2．不同类型MOS晶体管版图设计及MOS晶体管版图的失配及匹配的设计技巧学习难点1．MOS晶体管版图设计技巧及设计⽅法2．MOS晶体管版图的失配及匹配的设计⽅法及设计准则第⼀节 NMOS 晶体管及版图⼀、 N MOS 晶体管概述1. NMOS 晶体管的简化三端电路模型：NMOS 晶体管在栅极和晶体管的其余部分之间存在绝缘层，没有直流电流从栅极流过。

电容CGS 和CGD 分别代表由栅介质产⽣的栅源电容和栅漏电容。

电容符号上绘制的斜线表⽰电容值的⼤⼩与偏置有关。

压控电流源I1为栅氧化层下从漏极经过沟道流向源极的电流。

漏极电压ID 的⼤⼩取决于栅源电压VGS 和栅漏电压VDS 。

2. 2种类型的NMOS 晶体管:(A)增强型NMOS;(B)耗尽型NMOS3. 器件跨导k 决定了在给定Vgst 的情况下流过MOS 管的漏极电流⼤⼩，可表明⼀个MOS管的尺⼨。

器件跨导的单位是A/V2或者µA/V 2。

k’是⼀个常数，叫做⼯艺跨导，为载流⼦的有效迁移率，。

4. 阈值电压Vt 是指当背栅与源极连接在⼀起时使能栅介质下⾯恰好产⽣沟道所需要的栅源电压。

MOS 管的阈值电压与以下因素有关：栅极电材料，背栅掺杂，栅氧化层厚度，表⾯态电荷密度，氧化层中的电荷密度（固定点荷和可⽤电荷）。

(A) (B)k k'(/)W L =n r k 'ox t οµεε=⼆、 NMOS 晶体管的版图1. ⾃对准硅栅NMOS 晶体管的背栅由⽣长在P+衬底上的P 型外延层构成。

MOS模拟集成电路的基本单元电路

+ RL Uo
-
Ri’
Ro’
+
Ui R1
-
Ri’
+ RG Ugs
R2
+
r gmUgs ds RD RL Uo
Ro’
（二）共漏组态基本放大器
•共漏放大器电路如图: •其等效电路如图:
•电压增益为
AU
Uo Ui
U
gmU gs RL' gs gmU gs
RL'
1
UDD
C1
T C2
+
+
Ui
RG
Rs
RL Uo
IR
则I02与IR成比例，比例系数
为沟道的宽长比之比。
TR
•设T1、T2、T3管的沟道宽长
比分别为ST1、ST2、ST3，
I I •则有:
ST 2
02 STR R
I I ST 3 03 STR R
I I 同时也有
ST 3 03 ST 2 02
Io1
Io2
T1
T2
第六节 MOS单级放大电路
有源负载的共源MOS放大器常见的电路形式有：
1.未接CS时:等效电路如图: 一般 rds >> RD RL >> RS; rds可忽略。
•电压增益为 RL’=RD//RL
AU
Uo Ui
gmU gs RL' U gs gmU gs Rs
+ Ui
gmRL' ;
R1 -
1 gmRs
Ri’
+ RG Ugs
-
R2
Rs
r gmUgs
ds
RD

第四章 MOS逻辑集成电路-4.

总结：在逻辑设计中并不是逻辑门数越少，性能越好，要考虑个逻辑门的性能。扇入太大，性能不好。
2019/1/12
带缓冲级的CMOS门电路
在输出端或者输入端附加倒相器作为缓冲
器在输出端和输入端同时都加倒相器作为缓冲器
2019/1/12
镜像电路
基于串-并联逻辑门速度快具有较为一致的版图
2019/1/12
类NMOS电路（有比电路）有比电路的种类
VDD Resistive Load RL F In1 In2 In3 PDN VSS (a) resistive load In1 In2 In3 PDN VSS (b) depletion load NMOS Depletion Load VDD VT < 0 F In1 In2 In3 PMOS Load VSS
由真值表出发
例如

XOR异或门电路设计 XNOR异或非门电路设计
输出为零意味着一个 NMOS链导通接地；输出为1意味着一组 PMOS从电源得到电流逻辑电路
2
类NMOS电路结构

NMOS逻辑块+一个PMOS负载管 PMOS逻辑块+一个NMOS负载管直流特性
Out
Out A A B B
没有静态直流功耗
PDN1
PDN2
VSS
VSS
2019/1/12
类NMOS电路
设计时的注意点：
1. 为了减少静态功耗，流过负载管的电流IL应当低
2. 为了得到合理的NML，VOL＝ILRPDN应当低
CLVDD 3. 为了减小 t pLH 2I L
4. 为了减小
驱动管和负载管的比例要求

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I D Vn x Qi x W
V Vn x n E x n x V I D n Cox Vgs V x VT W x

沿x轴积分得到下式
MOS管工作原理（续）
2 VDS I D 2k n VGS VT VDS 2 n oxW kn 2tox L
三、阈值电压控制原理
• 离子注入调整阈值电压
– 离子注入硼；△VT≈-QI/Cox=-qNI/Cox – NI=1.36X1012/cm3=〉VT=1.72伏（增强型） – 通过对VT的控制实现了 – CMOS由初期的P阱工艺转变为双阱工艺
• 5微米工艺：NMOS:1伏；PMOS：-1伏 • 2微米工艺：NMOS:0.7伏；PMOS：-0.7伏
施加正VGS电压的nMOS晶体管，图中显示出耗尽区和感应沟道
阈值电压定义

在栅极上施加一个正电压（相对于源极）时，栅极和衬底会形成电容的极 Q 板，而栅极氧化物则充当电介质。 V QB 2 V sf QI T F MS FB Cox Cox Cox 耗尽层类似于pn结二极管中所产生的耗尽区使MOS结构半导体表面产生强反型层所需要外加的栅、源电压，称为 “阈值电压”。（开启电压）通常把实现平直能带条件 VT的计算所需要的栅电压称为平带电压、电容和电荷量关系式电压，VFB 耗尽层中的电荷理想MOS结（费米势）金属-半导体功函数差氧化膜中的电荷（表面态电荷）注入（Implants）

表面迁移率的纵向电场效应 μeff〈μn，μp
窄沟道器件短沟道器件 W，L（微米）
MOS器件阈值电压的短沟和窄沟效应采用深而重的栅下沟道注入，以减低漏区对源区的影响
衬底偏置（体效应）的影响热载流子效应（电场增强、载流子速度加快）

电子进入氧化层：NMOS的阈值电压增加空穴进入氧化层：PMOS的阈值电压减小
MOS晶体管的分类
MOS晶体管的结构
G
G
多晶硅有源区金属
W
S SiO2
t ox n+
D SiO2
S
D
n+
L
xj
版图
p-Si
L
剖面图
关键参数：沟道长度 L 沟道宽度W 栅氧化层厚度 Tox 源漏pn结结深xj
B
衬底掺杂浓度 Nsub
S（source）G（Gate）D（Drain）B（Bulk）栅一定要全部覆盖沟道区分清S、G、D、B区
• 硅栅MOS（多晶硅）
• 薄栅工艺，调控Cox
– 改变金属和半导体功函数差值 – 重掺杂P型多晶硅： P-Si：0.25伏；N-Si：0.85伏 – 重掺杂N型多晶硅： P-Si：-0.84伏；N-Si:-0.26伏
EC
EF
Ei EF EV
• 提高Si/SiO2界面和SiO2层的质量
– 采用100晶向，界面太少
第四章 MOS逻辑集成电路
学习要求
MOSFET结构及工作原理（补充） CMOS基本逻辑单元静态逻辑和动态CMOS电路 BiCMOS逻辑集成电路 MOS存储器

参考书
数字CMOS VLSI分析与设计基础. 北京大学出版社， 1996，2002年12月第2次印刷
Sung-Mo Kang, Yusuf Leblebici, CMOS Digital Integrated Circuits Analysis and Design, McGraw Hill Third Edition 2003

MOS的阈值电压VT
电流—电压关系
单位面积电荷： Qi x Cox Vgs V x VT

MOSFET的电流电压关系
假设在整个沟道内沟道电压值高于阈值电压根据Q=CV、电荷守恒定律以及电流的计算，得出右式 W：垂直于沟道长度的有效源漏区尺寸 L：两块源漏掺杂区之间的距离
– 调控Cox,减小SiO2界面态的影响 pMOS – 厚度下降到50埃；P-Si：-0.96伏；N-Si：0.33伏
其它参数

k因子（器件的导电能力）

kn
n oxW
2tox L
器件设计尺寸（W/L）工艺制造及材料的电子和空穴迁移率迁移率随温度的升高而下降，所以高温导致漏极电流ID下降，电路速度下降。温度升高100度，k因子要下降40％栅极电压带来迁移率的变化，所以需用有效迁移率修正有效沟道长度
0
ox 3.9
ni 1.5 1010 cm3 kT 0.026 V q
结论
• AL栅PMOS一般为增强型，而NMOS易为耗尽型，主要受到平带电压的影响 • AL栅MOS管的金属、半导体功函数差
– N衬底：-0.06伏 – P衬底：-0.66伏
• 制备增强型NMOS、降低PMOS阈值电压的绝对值，使VTn=VTp，是CMOS对器件工艺的基本要求。VT的控制——QI (Implants)

高电平下降电路工作速度下降

采用高电阻率衬底，以减低衬底偏置效应的影响
几点注意的问题
小尺寸MOS器件（小于2微米），前面的公式必须修正关于IDS-VDS特性短沟道不成立 VT

NMOS的性能比PMOS好

沟道长度调制效应亚阈电流（低压、低功耗）当VGS<VT时，源漏之间的漏电流长沟道：源漏漏电流短沟道：扩散形式为主
数字 VLSIC 的内容
系统特性可靠性、可制造性
设计
可测性
微处理器、专用数字电路、VLSI子系统
规则结构
ROM、RAM、PLA、FPGA 组合和时序逻辑电路
实现
反相器
静态特性动态特性
MOSFET、电阻、电容和互联模型
CMOS的制备工艺
设计中所涉及的内容
FET（Field Effective Transistor）
主要参数
MOSFET的阈值电压VT
• 栅极材料 • 栅极绝缘材料 • 栅极绝缘层厚度 • 沟道掺杂的浓度 • 源极与衬底之间的电压
MOSFET的阈值电压VT
• 在低电源电压的情况下，较低的阈值电压有利于保持性能的变化趋势。 • 根据门控延迟时间与VT/VDD之间的相互关系，当阈值电压达到VDD/2时，延迟时间迅速增加，MOSFET电流的急剧降低以及CMOS反相器门限的相应增高
二、例题与讨论
• 在N型Si上制备MOSFET，ND=1015/cm3， tox=500埃，AL栅表面电荷 Qsf=6.8X1011q/cm2，求阈值电压？
首先推断是PMOS；接着计算平带电压、费米势、氧化层电容（Cox=ε0εox/tox）、耗尽层电荷；最后、代入VT的计算公式 -2.58伏，推断为增强型PMOS结构
– 一种材料的功函数：把一个电子从该材料的费米能级上移到真空中去成为 EF 自由电子所需要的能量 – Φms=ΦM-ΦS=ΦM-（χ /q+Eg/2q+ΦB） – ΦB =（KT/q）ln（NA/ni） – ΦB =-（KT/q）ln（ND/ni）
pMOS
EC
EFN
Ei EFp EV
表面固定电荷Qsf

沟道电位由于源漏的电位而出现电位梯度，靠
近源极电位差最大，靠近漏极电位差最小当VDS=VGS-VT时沟道出现夹断，进一步增加 VDS，沟道电场几乎不再增加，压降几乎全部落在夹断区内，ID趋于饱和
MOS器件与BJT的比较

多子器件、少子器件
导电载流子
电压控制、电流控制 I-V特性 Physical Architecture
补充知识
MOS的结构、工作原理 MOS的阈值电压VT MOS中应注意的问题

MOS管概述

Metal Oxide Semiconductor Field Effective Transistor-MOSFET

特点

制造工艺简单成品率高功耗低、体积小输入阻抗高，可利用栅源电容进行动态存储 N沟MOS较P沟MOS速度快，但工艺复杂 CMOS输入阻抗更高、没有静态功耗 Voltage-controlled semi-conductor components
The junction-gate field effective transistor The insulated MOS/FET gate transistor

The
deletion type transistors The enhancement type transistors
（图a-1）
NMOS剖面图
（图a-3）
（准门的例子
CMOS的微观照片
MOS管工作原理

以NMOS为例，栅源形成正向电压
驱赶衬底的多数载流子
空穴，吸引少数载流子电子，在栅极下形成一个耗尽层，称之为反型层。在正向电压大于阈值电压，N+扩散层中的多数载流子被吸引到栅极之下，衬底的少数载流子也被吸引到栅极之下，称之为N型感生沟道。感生沟道与衬底之间依靠耗尽层进行绝缘。
影响阈值电压变化的其它因素沟道长度：VT会随着L的减小而减小源/漏电压：阈值会随着VDS的增大而减小热载流子效应：引起nMOS器件的阈值增大，而pMOS 晶体管的阈值下降
Qsf QB VT 2 F MS Cox Cox
一、阈值电压分析
金属M-半导体S功函数差对阈值电压的影响

如果漏极和源极电压出现迅速增长，则有VGS-V(x) ≤VT发生。在这样的条件下，晶体管工作在饱和区