基于CPLD的高速时钟电路论文

说明书目录1 前言 (1)2 总体方案设计 (2)2.1 方案论述 (2)2.2 设计方式 (3)3 单元模块电路设计 (4)3.1时间显示电路模块设计 (4)3.2按键及指示灯电路模块的设计 (6)3.3蜂鸣器及有源晶振电路的设计 (8)3.4 CPLD编程下载电路的设计 (9)3.5电源电路电路的设计 (10)3.6 EPM7128SLC84器件介绍 (11)4 CPLD 编程设计 (12)4.1系统信号的定义及顶层模块 (12)4.2 时钟节拍产生模块 (13)4.3模式选择功能模块 (15)4.4快速时间设置功能模块 (17)4.5秒、分、时计时与时间调整模块 (17)4.6闹铃时间设置模块 (19)4.7闹铃与整点报时模块 (20)4.8 7段显示译码模块 (21)4.9 LED显示模块 (23)5 系统功能及功能仿真 (25)5.1系统功能 (25)5.2功能仿真 (26)5.2.1 时钟节拍产生模块的仿真波形 (26)5.2.2 模式选择功能模块的仿真波形 (28)5.2.3 闹铃设置功能模块的仿真波形 (29)5.2.4 7段译码功能模块的仿真波形 (30)5.2.5 LED显示功能模块的仿真波形 (31)5.2.6 系统总体功能仿真波形 (32)6 设计总结 (33)7 参考文献 (34)附录：基于CPLD的多功能数字钟电路图 (35)说明书1 前言我们已经进入了数字化和信息化的时代，其特点是各种数字产品的广泛应用。

现代数字产品在性能提高、复杂度增大的同时，其更新换代的步伐也越来越快，实现这种进步的因素在于生产制造技术和电子设计技术的进步。

生产制造技术以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管。

PLD器件和EDA技术的出现，改变了这种传统的设计思路，使人们可以立足于PLD 芯片来实现各种不同的功能，新的设计方法能够由设计者自己定义器件内部逻辑和管脚，将原来由电路板设计完成的工作大部分放在芯片的设计中进行。

基于ＣＰＬＤ的1／100秒计时器电路本设计为基于CPLD的1/100秒计时器电路。

计时器能实现0.01s～59.99s 的计时功能，计时误差≤ 0.01s，具有启、停和清零功能，计时数据采用七段数码管显示。

所有电路采用美国ALTERA公司的EPM7128SLC84-15芯片实现，使外围电路简单，性能可靠，特别是该芯片具有现场可编程功能，使修改设计简单。

在软件设计中使用了功能按键消抖技术，使功能操作准确无误。

标签：CPLD VHDL 计时器一、引言1/100s计时器常用于体育竞赛及各种要求有较高精确定时的领域。

本文设计的1/100s计时器具有如下功能:1.分、秒、1/100秒计时功能;2.具有分、秒、1/100秒显示功能;3.具有启停功能;4.具有复位功能。

整个系统的设计借助于VHDL,在EDA设计工具maxplus 下进行仿真，得到了良好的结果。

由于采用模块化的设计思想,使设计变得简单、方便、灵活性强。

二、设计方案分析如图1所示,为1/100s计时器的整体方框图。

包括四部分组成:计时控制芯片(cpld）、复位及启停开关、四位数码管、时钟。

根据计时器的功能特点，具体实现时可分为五个子模块:键输入模块、时钟产生模块、定时计数数模块、控制模块、四位数码管显示驱动模块。

各模块的功能独立，可扩充性强，具有再次开发的潜力。

各模块的关系如图2所示。

三、模块设计1.键输入模块(keyin)键输入模块(keyin)即键扫描电路，25HZ键扫描脉冲对按键扫描,产生启/停单脉冲(stst)和清零单脉冲(res),并具有消抖功能。

键扫描电路工作原理如下（以产生清零单脉冲res为例，启/停单脉冲stst与此相同）:IF(keyclk’EVENT AND keyclk=‘0’)THENres1<=res0;res0<=reset_sw;stst1<=stst0;stst0<=start_stop_sw;END IF;2.时钟产生模块(clkgen)时钟产生模块是一个分频电路,对1000HZ时钟脉冲(clk)分频产生100HZ的计时脉冲(cntclk)和25HZ的键扫描脉冲(keyclk)。

学号0803021116分数电子设计自动化课程设计报告[基于CPLD的数字时钟设计]系部：信息工程系班级： 08电信（1）班姓名：指导教师：湖北轻工职业技术学院完成日期：2010 年 6 月 18日目录引言 (2)一VHDL的概述 (2)二设计方案和分析 (3)第一章模块设计 (4)一设计要求及目的 (4)1.1 要求 (4)1.2 目的 (5)二程序设计及模块说明和仿真 (5)2.1 二十四进制 (5)2.2 六十进制 (7)2.3 扫描电路 (9)2.4 整点报时 (12)第二章总体设计效果 (13)一电路仿真 (13) (13)二、实验结果 (13)总结 (14)一心得体会 (14)引言一VHDL的概述硬件描述语言（hardware description language，HDL）是电子系统硬件行为描述、结构描述、数据流描述的语言。

目前，利用硬件描述语言可以进行数字电子系统的设计。

随着研究的深入，利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中。

国外硬件描述语言种类很多，有的从Pascal发展而来，也有一些从C语言发展而来。

有些HDL成为IEEE标准，但大部分是企业标准。

VHDL来源于美国军方，其他的硬件描述语言则多来源于民间公司。

可谓百家争鸣，百花齐放。

这些不同的语言传播到国内，同样也引起了不同的影响。

在我国比较有影响的有两种硬件描述语言：VHDL语言和Verilog HDL语言。

这两种语言已成为IEEE标准语言。

电子设计自动化（electronic design automation，EDA）技术的理论基础、设计工具、设计器件应是这样的关系：设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为，再用设计工具将这些描述综合映射成和半导体工艺有关的硬件配置文件，半导体器件FPGA则是这些硬件配置文件的载体。

当这些FPGA器件加载、配置上不同的文件时，这个器件便具有了相应的功能。

设计题目: 基于CPLD秒表计时器设计院系: 一系专业: 电子科学与技术班级: 0 3 0 6 姓名:指导老师:华中科技大学武昌分校2006年12月18日毕业设计(论文)任务书学生姓名朱林志专业班级电子科学与技术系指导教师乐雄军工作单位武汉理工大学设计(论文)题目:基于CPLD秒表计时器设计设计（论文）主要内容：、实施原理。

、数码显示电路。

要求完成的主要任务:1. 设计精度为1％的秒表数字电路。

2. 设计可调时间的中断装置、数字调节；3. 设计并调试电路。

主要参考文献：，2001年10月.. CPLD原理及应用. 电子工业出版社, 2003年1月.3. 单片机原理及其应用方面的资料4．电路设计方面的资料。

指导教师签名系主任签名院长签名(章)_____________开题报告本次设计目的主要分为以下几点:；；；，增强实际动手能力。

计时器在许多领域中均得到普遍应用，诸如在体育比赛、公共汽车到站时间统计中需进行计时和统计。

现今的计时器通常只能通过启/停按键实现断点计时的功能，即通过启/停按键来记录一段时间。

这种计时器查看的时间只能为计时结束时刻。

实际的应用中往往需要在不影响正常计时的基础上，能查看记录过程中的某些点的时间，即中途计时，如记录长跑运动员跑每圈所用时间，以便了解其各阶段的情况。

本文即针对此问题，设计了一种能通过按键方式查看记录过程中任一时刻值的计时器。

这种计时器在查看中间值时不会影响整个记录过程，并且能把相应数据送入存储模块及显示模块，以便查看。

整个系统的设计借助于VHDL和数字逻辑电路，在EDA设计工具MaxplusII下进行仿真，得到了良好的结果。

由于采用模块化的设计思想，使设计变得简单、方便、灵活性强。

根据计时器的功能特点，具体实现时可划分为6个子模块：键输入模块，时钟分频模块，控制模块，秒表计时模块，计时存储模块和显示模块。

各模块的功能独立，可扩充性强，具有再次开发的潜力。

模块设计：键输入模块：计时器的输入控制为按键方式，由于手动按键，会产生开关簧片反弹引起的电平抖动现象，为保证系统能捕捉到输出脉冲，在每一个开关后面安排一个消抖和同步电路，以并保证每按一键，只形成一个宽度为系统时钟周期的脉冲。

CPLD课程学习报告学生姓名：熊军同组者姓名：黄辉CPLD的全称是Complex Programmable Logic Device （即复杂可编程器件），但本次试验所使用的器件并不是CPLD而是FPGA，FPGA的全称是Field Programmable Gate Array （即现场可编程门阵列）。

FPGA与CPLD有很多相似点，它们都是可编程数字逻辑器件，都在时序逻辑电路和组合逻辑电路中有很强的优势。

它们的区别在于，FPGA的容量大、速度慢且不可预测、掉电信息丢失，二CPLD容量小、速度快且有很好的可预测性、掉电信息不丢失。

CAD 的全称是Computer Aided Design（即计算机辅助设计）。

本实验所用到的软件是MAX+PLUS II，本次试验目的是做一个数字时钟。

该数字时钟包含五个主模块，它们分别是数字时钟模块、闹钟模块、跑表模块、模式选择模块和音乐模块。

完成的功能如下：1、数字时钟，时、分、秒六位数码管显示（标准时间23点59分59秒），具有小时、分钟加减调时调分的校准功能，整点报时：55，56，57，58，59低音响，正点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀)；2,、定时闹钟，可在00:00到23:59之间由用户设定任一时间，到时报警，定时闹钟花样，前10s一般振铃，其后13秒较急促，再其后17秒急促，最后20秒特急促振铃。

并可随时关断；3、跑表，最大计时99分59秒999毫秒。

独立的跑表功能，不影响数字钟正常工作。

另外附加一段音乐，可随时控制播放和停止，不影响其他任何功能，音乐的内容是《两只蝴蝶》。

系统原理图如下：系统共有九个输入管脚，41个输出管脚，输出管脚中包括一个蜂鸣器，八个数码管，八个LED发光二极管。

图中的D触发器的作用是为了使跑表具有后台功能。

下面依次介绍这五个模块。

一、数字时钟模块数字时钟模块包含四个部分，它们分别是六十进制计数器、二十四进制计数器、分频器和整点报时控制器。

高速数据采集系统中精确时标的cpld实现方法高速数据采集系统中精确时标的CPLD实现方法陈靖，张承学(武汉大学电气工程学院武汉430072)摘要：本文介绍一种利用复杂可编程逻辑器件给高速数据采集系统中的采集数据贴上精确时间标签的方法，并利用MAX PLUSⅡ开发环境验证设计方案的正确性。

此设计方案已经成功地应用到自行设计的高速数据采集卡中。

关键词：ADuC812；时间标签；CPLD；GPS A method of realizing precise time label in high-speed data acquisition systemChen jing, Zhang Cheng-xue, Liu Yanhua(School of Electrical Engineering, Wuhan University, 430072, Wuhan,China)Abstract: This paper introduces a new method, using Complex Programmable Logic Device to attach a precise time label for sample data in very high-speed sample data system. It has used MAX PLUS II to simulate the function and it has been proved to be accurate. The system has been applied in high-speed data sample board, which has been designed successfully.Key words:ADuC812time laberCPLDglobal positioning system)GPS)0 引言基于GPS的双端行波故障定位系统是利用行波的第一个波头到达线路两端的时间差来计算故障点的位置，由于行波的传播速度非常快(约为光速的98％)，这就对线路两端行波波头到达时刻的时间精度要求非常高。

前言我们已经进入了数字化和信息化的时代，其特点是各种数字产品的广泛应用。

现代数字产品在性能提高、复杂度增大的同时，其更新换代的步伐也越来越快，实现这种进步的因素在于生产制造技术和电子设计技术的进步。

CPLD器件和EDA技术的出现，改变了这种传统的设计思路，使人们可以立足于CPLD芯片来实现各种不同的功能，新的设计方法能够由设计者自己定义器件内部逻辑和管脚，将原来由电路板设计完成的工作大部分放在芯片的设计中进行。

这样不仅可以通过芯片设计实现各种逻辑功能，而且由于管脚定义的灵活性，减轻了原理图和印制板设计的工作量和难度，增加了设计的自由度，提高了效率。

同时这种设计减少了所需芯片的种类和数量，缩小了体积，降低了功耗，提高了系统的可靠性。

目录前言 (1)一、设计内容和要求 (3)1. 设计一个数字钟，具有计时，校时，闹钟和整点报时的功能。

(3)二、实验环境 (4)1. 软件环境 (4)2. 硬件环境 (4)三、系统设计方案的确定 (5)1. 结构框图 (5)2. 总体思路 (5)1) 总体电路图 (6)2) 校时模块 (7)3) 时钟模块 (9)4) 闹钟模块 (11)5) 闹钟计数器模块 (14)6) 报时模块 (16)7) MODE按键模块 (16)四、仿真与引脚锁定 (18)1. 仿真 (18)2. 引脚锁定 (18)小结 (24)参考文献 (25)一、设计内容和要求1. 设计一个数字钟，具有计时，校时，闹钟和整点报时的功能。

基本要求：1)计时功能采用24小时方式，显示小时、分钟和秒；2)采用双键调整法，MODE和SET。

3)MODE按键用于模式选择，包括时钟数码管模块显示。

计时模块数码管显示，包括计时、秒校时、分校时和小时校时；闹钟模块数码管显示，包括闹钟校时和校分。

4)SET作为校时脉冲；5)结果用6个数码管显示和一个蜂咛器；6)用VHDL语言编程实现系统功能；7)在Quartus II环境中编译、仿真通过，并得到正确的波形；8)在实验系统上下载成功并有正确的结果；9)完成相应的实训报告。

目录一、设计目的 (2)二、设计任务及要求 (2)三、设计方案 (3)四、数字钟组成框图 (3)五、数字钟的工作原理图 (3)六、数字钟子模块的设计 (4)1、分频器的实现 (4)2、秒计数器的实现 (5)3、分计数器的实现 (7)4、时计数器的实现 (9)5、D触发器的实现 (10)6、分时扫描加译码显示模块的实现 (11)七、引脚锁定图 (13)八、实验结果 .... 错误！未定义书签。

九、总结感想 (14)十、参考文献 (14)数字钟设计摘要：数字钟已成为人们日常生活不可或缺的用品，它广泛应用于家庭及车站、码头、剧场、办公室等公共场所，给人们的生活，学习，工作，娱乐带来了极大的方便，由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确，性能稳定，携带方便等特点，它还用于计时，自动报时及自动控制等各个领域。

数字钟一般由振荡器，分频器，译码器，显示器等部分组成。

尽管目前市场上有现成的数字钟集成电路芯片，价格便宜，但这些都是数字电路系统中最基本的、应用最广的电路。

数字中是将“时”，“分”，“秒”显示于人的视觉器官的计时装置。

本文介绍的数字钟的周期是12小时，显示满刻度为11小时59分59秒，另外还有校时功能。

关键词：数字钟计时器VHDL语言CPLD一、设计目的1、掌握十进制、六进制、十二进制的设计方法；2、掌握多位计数器相连的方法；3、掌握多位共阳极显示数码管的驱动及编码；4、掌握CPLD层次化设计结构方法；二、设计任务及要求⑴有时、分、秒的功能，分别由6个数码管显示12小时、60分钟、60秒钟的计数器显示，具有时间设定功能。

⑵按下switch1键能够全部清零，显示00-00-00。

⑶按下switch2键能够使计时器数字增加，按11小时循环，计满11小时后回到00，可以进行时钟校正。

⑷按下switch3键能够使计分器数字增加，按59分钟循环，计满59分钟后回到00，可以进行分钟校正。

基于CPLD的高速时钟电路论文————————————————————————————————作者：————————————————————————————————日期：基于CPLD的高速时钟电路论文。

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哈尔滨工程大学本科生毕业论文第1章绪论本章介绍了论文的研究背景、目的和意义，并对国内外频率合成技术的发展和动向做了简要综述，最后介绍了本论文的研究内容安排。

1.1 研究背景及意义随着信号处理技术的飞速发展,高速信号处理已逐渐成为了信号处理领域的研究热点。

而作为高速信号处理系统中的一个重要组成部分，时钟源（频通信、测试仪器等电子系统实现高性能指标的关键。

因此，率源）已成为雷达、如何设计出一个高效、高稳定性的时钟子系统成为一个头等重要的问题[1]。

该课题主要针对高速信号处理领域中，系统所需的高性能稳定的高速时钟电路的设计进行研究.在不同的系统中，根据系统设计指标的要求不同，时钟电路所提供的时钟频率也不同。

对现代无线通信来说,将晶体振荡器的高频率稳定性与 LC 振荡器的宽可调性结合起来的方法是必要的。

在频率合成中我们找到了这两种性能。

频率合成是从一个单一频率的低频晶体振荡器中产生多种特别精确频率的一种方法。

在大多数接收机、发射机、收发报机和测试设备中，频率合成是产生各种频率的主要技术。

到目前为止，最普遍的频率合成方法是利用锁相环技术(PLL）［2].ADF4360-7 是 ADI 公司2004 年推出的一款低功耗的 PLL 芯片，具有很宽的工作频带，输出频率范围为 350～1800MHz,且其内部集成了 VCO,由外部电感值设定不同的工作频段，方便了锁相环路的设计。

第23卷 第3期2016年3月仪器仪表用户INSTRUMENTATIONEIC Vol.232016 No.3基于CPLD的多功能数字钟的设计车玮（西北师范大学 知行学院计算机与电子信息工程系，兰州 730070）摘 要：文中简述了一种基于CPLD的多功能数字钟的设计方案。

所有电路都固化在一片CPLD芯片中，电路结构简单、控制方便，资源利用率高，成本低，调试比较容易。

采用VHDL和原理图相结合的设计输入方式，在MAXPLUS II开发环境下完成设计、编译和仿真。

关键词：VHDL；可编程逻辑器件；MAXPLUS II中图分类号：TH 文献标识码：A 文章编号：1671-1041(2016)03-0016-04 Design of Multifuncton Digital Clock Based on CPLDChe Wei(Zhixing College, Northwest Normal University, Lanzhou, 730070, China)Abstract: This article briefly introuduces a design scheme of multifunctional digital clock based on CPLD. All circuits are cured in a CPLD chip. The circuit is simple in structure, easy to control, and has high resource utilization, low cost, which is easy to debug. The digital clock is designed,compiled as well as simulated under maxplus II development environment, applying the design input method of the scheme combining both VHDL and block diagram together.Key words: VHDL; CPLD; maxplus II0 前言复杂的可编程逻辑器件 (Complex Programmable Logic Divices，CPLD)是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。

基于CPLD技术的数字时序控制电路设计六自由度电磁敏感定位系统作为一种新型的跟踪定位装置，可实时地确定目标的六个参数,已在机载火控系统（头盔瞄准具）、精密医疗器械、单兵作战模拟训练中获得广泛应用。

该跟踪系统由正弦信号放射、敏感信号接收电路组成的硬件和从敏感接收数据中求解目标参数的算法程序两部分组成，定位计算精度受制于上述两部分的误差。

目前，在不考虑环境因素影响的状况下，算法误差已达到小于1毫弧的水平，因此，硬件电路的误差成为制约系统定位精度的主要因素。

按照工作原理，该系统实行按时序依次激励放射天线，从而按照敏感天线接收信号组成接收矩阵计算目标参数。

然而，作为时序控制电路的模拟器件，存在无法避开的温度漂移和时光漂移问题，从而大大影响了时序放射的精度，使系统定位计算的精度降低。

为了解决该问题，本文利用数字控制技术对时序电路举行改进。

CPLD(Complex Programmable Logic Device)是新一代的数字规律器件，具有速度快、集成度高、牢靠性强、用户可重复编程或动态重构其规律功能等特点。

利用CPLD芯片和数字控制技术设计的时序电路，可将时序控制的精度提高到纳秒级，并且工作稳定，不受温度的影响，有利于系统定位精度的提高。

2、系统原理六自由度电磁敏感系统的工作原理如下：以放射天线的三个轴（x、y、z）为参考坐标系，接收天线相对于放射天线的位置参数由距离、方位角和仰角表示，姿势参数由偏航角、俯仰角和横滚角表示，此六个参数即为需要计算的目标参数，即六自由度，参看图1。

系统由正弦、时序控制电路、功率放大电路、三轴环天线、接收信号放大电路、检波判相电路和数据采集与参数计算电路组成，参看图2。

系统工作时，放射电路以时分制激励方式依次激励放射天线的三路环形天线，每激励一次，接收天线（共三路）均收到三个信号，在一个激励周期内接收天线共收到九个信号，由此九个信号组成的接收矩阵可计算出全部的目标参数。

3、时序控制电路设计由系统工作原理可知，放射信号需以时分制方式依次激励三路放射天线，因此，时序控制的精确在提高系统跟踪定位计算精度方面显得非常重要。

摘要：数字钟学习的目的是掌握各类计数器及它们相连的设计方法；掌握多个数码管显示的原理与方法；掌握模块化设计方式；掌握用VHDL语言的设计思想以及整个数字系统的设计。

此数字钟具有时，分，秒计数显示功能，以24小时为计数循环；能实现清零，调时，调分以及整点报时等功能。

本设计是一个显示时（2位）分（2位）秒（2位）共六个数字的多功能电子钟。

信号发生器输出的40Mhz作为系统频率（时钟），因此将其分频得1Hz的秒钟信号，秒计满60即得1分钟，分满60即得1小时信号，小时满24即得一天。

关键词：数字钟，计数器，数码管，模块化设计, VHDL。

一、设计分析1.1 设计要求1）具有时、分、秒计数显示功能，以24小时循环计时。

2）时钟计数显示时有LED灯的花样显示。

3）具有调节小时、分钟及清零的功能。

4）具有整点报时功能。

1.2 性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。

2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。

我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。

3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。

可以根据我们自己任意时间的复位。

4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。

产生“滴答.滴答”的报警声音。

5）LED灯在时钟显示时有花样显示信号产生。

即根据进位情况，LED不停的闪烁，从而产生“花样”信号。

1.3 系统方框图二、设计方案本设计采用自顶向下的设计方法和模块化设计方式，它由秒计数模块，分计数模块，小时计数模块，报警模块，秒分时设置模块和译码模块，程序包，entity模块（顶层模块）八部分组成。

优点：设计简单方便，层次清晰，工程的建立方便，无需单独设计各个组件模块产生原理图文件后再进行电路连接设计。

项目设计说明书设计课题：基于CPLD的数字钟设计系别电气工程系姓名：彭诗懿完成日期 2012.6.29目录●设计要求●设计思路●CPLD简介●主要VHLD源程序●波形仿真●实物图●心得体会一、设计要求。

<1>具有时、分、秒的计数显示功能，24小时循环显示。

<2>具有清零、预置初值功能，实现LED动态显示，整点报时采用声音报时。

<3>采用元件例化方式实现各模块间的连接。

二、设计思路.(原理图)三、CPLD简介。

CPLD(Complex Programmable Logic Device)PAL和GAL器件发展出来的器件，相对而言规模大，其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）四、主要VHDL源程序。

<1>24进制计数器。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;--*********************************************************entity count24 Isport(en1,en2,clk,rst:in std_logic;co:out std_logic;a,b:out std_logic_vector(3 downto 0));end count24;--********************************************************* architecture rtl of count24 issignal aout,bout:std_logic_vector(3 downto 0);signal cout:std_logic;beginprocess(en1,en2,clk,rst)beginif(rst='0')thenaout<="0000";aout<="0000";cout<='0';elsif(clk'event and clk='1')thenif(en1='1' or en2='0')thenif(bout=2)thenif(aout=3)thenaout<="0000";bout<="0000";cout<='1';elseaout<=aout+1;cout<='0';end if;elsif(aout=9)thenaout<="0000";bout<=bout+1;cout<='0';elseaout<=aout+1;cout<='0';end if;end if;end if;end process;a<=aout;b<=bout;co<=cout;end rtl;<2>六十进制计数器。

图1整体框图该时钟的晶振源由实验板自带的50MHz晶振源提供,对50MHz 分频得到1Hz的脉冲;然后对其计数,“秒钟”满60清0向分位进一,同样“分”满60进一到“时”,小时采用12小时制,故时满12清零。

接着,使用刷新电路对其进行动态刷新,并通过数码管显示出来。

对于校时部分,直接通过校时电路对分、时部分进行校时。

最后,关于对控制电路的设计,控制电路通过使用模二进制的循环状态机实现四种模式循环,不同模式的控制,对模式信号进行处理,从而使MUX进行不同的选择实现显示以及闪烁。

关于防抖部分,在每个按键输入处进行消抖处理即可。

2数字钟模块实现在确定整体思路基础后,进行模块化设计,采用模块化设计方便进行局部调整,以及模块的重用,便于开发,节省开发流程。

对于该系统划分为以下几个模块去实现:①分频电路②秒钟计时电路③时钟计时电路④动态刷新和译码显示电路⑤控制电路⑥防机械按键抖动电路⑦闪烁电路⑧校时电路⑨功能选择电路。

下面详细介绍控制电路、防机械按键抖动电路的实现。

2.1控制电路实现图2控制电路2.2防机械按键抖动电路实现及效果稳定可靠的信号输入是时钟系统能可靠工作的重要条件,我们不能将任何有毛刺的输入作为计时器的时钟信号,因此需要设计机械按键防抖动电路。

该系统涉及到两个外部机械按键,要使它们每一次按下时都要产生单脉冲信号,以此提高可靠的信号。

由于机械式开关的核心部件为弹性金属簧片,因而在开关切换的瞬问会在接触点出现来回弹跳的现象。

虽然只是进行了一次按键,但在按键信号稳定的前后出现了多个脉冲,如图3按键波形图所示。

为了确保按键识别的准确性,在按键信号抖动的情况下不能进入状态输入,为此就必须对按键进行消抖处理。

实验开发板机械按键module键和check键常态下为高电平。

如图4为去抖电路所示硬件消抖电路,当按键Y按下时产生抖动,此时若时钟脉冲CP的上升沿不来则两个D触发器的Q端不变,保持初始状态。

设初始状态为Q1=Q2=0,输出S=Q1*Q2=1。

基于CPLD的多功能数字时钟实现何有为沈祖斌(江汉大学数计学院湖北，武汉 430056)摘要：基于CPLD的数字时钟，采用原理图方式设计，使用自上而下的思想和模块化思想设计时钟系统，形成一个结构明晰的带有防机械按键抖动的多功能数字时钟。

在quartusII 9.0平台上编译与仿真，得到正确结果；同时也在ALTERA 公司的CPLD芯片EPM240T100C5上验证通过，效果良好计时精准。

本文详细介绍该数字时钟系统通过原理图方式实现的全过程，重点介绍动态刷新、功能选择、校时闪烁、防机械按键抖动模块的功能实现。

采用原理图设计方式，加强了对数字逻辑器件的熟悉，能全方位锻炼学生能力。

关键词：数字钟防抖动原理图校时Abstract：Digital clock based on CPLD, the schematic design, using thetop-down thought and the idea of modularization design of the clock system, forming a structure clear with anti machinery jitter of keys of the multi-function digital clock. On the quartusII 9 platform to compile and simulation, get the right results, but also in the ALTERA company's CPLD chip EPM240T100C5 verification through, the effect of good time accurate. The whole process of the digital clock system is introduced in detail, and the function of dynamic refresh, function selection, flash, and anti mechanical key jitter module are introduced in detail. Using the principle diagram design method, strengthen the understanding of the digital logic device, can the full range of training students' ability.Key words:digital clock，Anti shake,Schematic diagram,School1.整体设计方案本系统采用最原始的原理图设计方案，采用原理图设计能最大限度的了解内部电路结构，了解其中的原理构造，清晰易懂，而且在一定程度上很好的强化与锻炼了“数字逻辑”知识。