高速时钟电路的EMC设计

摘要：本文首先简述了高性能ARM9微处理器EP9315集成的外设接口及硬件结构框架，提出了当前高速电路设计中的问题；然后，详细介绍了利用Allegro实现嵌入式系统中SDRAM和IDE总线接口的电路设计；最后以Cirrus Logic公司的CS8952为例，阐述了物理层接口芯片的布线准则及其在Allegro中的实现。

关键词：嵌入式系统； Allegro；等长；差分对；阻抗控制引言随着嵌入式微处理器主频的不断提高，信号的传输处理速度越来越快，当系统时钟频率达到100 MHZ以上,传统的电路设计方法和软件已无法满足高速电路设计的要求。

在高速电路设计中，走线的等长、关键信号的阻抗控制、差分走线的设置等越来越重要。

笔者所在的武汉华中科技大学与武汉中科院岩土力学所智能仪器室合作，以ARM9微处理器EP9315为核心的嵌入式系统完成工程检测仪的开发。

其中在该嵌入式系统硬件电路设计中的SDRAM和IDE等长走线、关键信号的阻抗控制和差分走线是本文的重点,同时以cirrus logic公司的网络物理层接口芯片cs8952为例详细介绍了网络部分的硬件电路设计，为同类高速硬件电路设计提供了一种可借鉴的方法。

2 硬件平台2.1 主要芯片本设计采用的嵌入式微处理器是Cirrus Logic公司2004年7月推出的EP93XX系列中的高端产品EP9315。

该微处理器是高度集成的片上系统处理器，拥有200兆赫工作频率的ARM920T内核，它具有ARM920T内核所有的优异性能,其中丰富的集成外设接口包括PCMCIA、接口图形加速器、可接两组设备的EIDE、1/10/100Mbps以太网MAC、3个2.0全速HOST USB、专用SDRAM通道的LCD接口、触摸屏接口、SPI串行外设接口、AC97接口、6通道I2S接口和8*8键盘扫描接口，并且支持4组32位SDRAM的无缝连接等。

主芯片丰富的外设接口大大简化了系统硬件电路，除了网络控制部分配合使用Cirrus Logic 公司的100Base-X/10Base-T物理层（PHY）接口芯片CS8952外，其他功能模块无需增加额外的控制芯片。

2 时钟线的处理2.1)建议先走时钟线。

2.2)频率大于等于66M的时钟线，每条过孔数不要超过2个，平均不得超过1.5个。

2.3)频率小于66M的时钟线，每条过孔数不要超过3个，平均不得超过2.5个2.4)长度超过12inch的时钟线，如果频率大于20M，过孔数不得超过2个。

2.5)如果时钟线有过孔，在过孔的相邻位置，在第二层（地层）和第三层（电源层）之间加一个旁路电容、如图2.5-1所示，以确保时钟线换层后，参考层（相邻层）的高频电流的回路连续。

旁路电容所在的电源层必须是过孔穿过的电源层，并尽可能地靠近过孔，旁路电容与过孔的间距最大不超过300MIL。

图2.5-1过孔处的旁路电容2.6)所有时钟线原则上不可以穿岛。

下面列举了穿岛的四种情形。

2.6.1) 跨岛出现在电源岛与电源岛之间。

此时时钟线在第四层的背面走线，第三层(电源层)有两个电源岛，且第四层的走线必须跨过这两个岛，如图2.6-1所示。

2.6.2) 跨岛出现在电源岛与地岛之间。

此时时钟线在第四层的背面走线，第三层(电源层)的一个电源岛中间有一块地岛，且第四层的走线必须跨过这两个岛。

如图2.6-2所示。

2.6.3) 跨岛出现在地岛与地层之间。

此时时钟线在第一层走线，第二层(地层)的中间有一块地岛，且第一层的走线必须跨过地岛，相当于地线被中断。

如图2. 6-3所示。

2.6.4) 时钟线下面没有铺铜。

若条件限制实在做不到不穿岛，保证频率大于等于66M的时钟线不穿岛，频率小于66M的时钟线若穿岛，必须加一个去耦电容形成镜像通路。

以图6.1为例，在两个电源岛之间并靠近跨岛的时钟线，放置一个0.1UF的电容。

2.7)当面临两个过孔和一次穿岛的取舍时，选一次穿岛。

2.8)时钟线要远离I/O一侧板边500MIL以上，并且不要和I/O线并行走，若实在做不到，时钟线与I/O口线间距要大于50MIL。

2.9)时钟线走在第四层时，时钟线的参考层（电源平面）应尽量为时钟供电的那个电源面上，以其他电源面为参考的时钟越少越好，另外，频率大于等于66M的时钟线参考电源面必须为3.3V电源平面。

时钟电路设计概述-数字电路设计本⽂⼀般性地讲解了数字电路设计中的时钟电路设计，包括有源晶振，⽆源晶振，时钟缓冲器，并探讨了有关EMC，端接电阻和信号完整性的设计要点，设计经验来⾃于⽣花通信（Signalsky）的数字电路设计⼯程师。

时钟信号产⽣电路先看图1中的两个时钟电路，不⽤我说，相信读者⼀眼就可以看得出来，左边的那个是有源晶振电路，右边的是⽆源晶振电路。

图1 两个时钟电路振荡器就是可以产⽣⼀定频率的交变电流信号的电路晶体振荡器，简称晶振，是利⽤了晶体的压电效应制造的，当在晶⽚的两⾯上加交变电压时，晶⽚会反复的机械变形⽽产⽣振动，⽽这种机械振动⼜会反过来产⽣交变电压。

当外加交变电压的频率为某⼀特定值时，振幅明显加⼤，⽐其它频率下的振幅⼤得附加外部时钟电路，⼀般是⼀个放⼤反馈电路，只有⼀⽚晶振是不能实现震荡的多，产⽣共振，这种现象称为压电谐。

晶振相对于钟振⽽⾔其缺陷是信号质量较差，通常需要精确匹配外围电路（⽤于信号匹配的电容、电感、电阻等），更换不同频率的晶体时周边配置电路需要做相应的调整。

如果把完整的带晶体的振荡电路集成在⼀块，可能再加点其它控制功能集成到⼀起，封装好，引⼏个脚出来，这就是有源晶振，时钟振荡器，或简称钟振。

英⽂叫Oscillator，⽽晶体则是Crystal。

可以说Oscillator是Crystal经过深加⼯的产品，⽽Crystal是原材料。

好多钟振⼀般还要做⼀些温度补偿电路在⾥⾯。

让振荡频率能更加准确。

相对于⽆源晶体，有源晶振的缺陷是其信号电平是固定的，需要选择好合适输出电平，灵活性较差，⽽且价格⾼。

典型⽆源晶振电路图2是典型的⽆源晶振电路。

图2 典型的⽆源晶振电路与晶振并联的电阻的作⽤与晶振并联的电阻R4是反馈电阻，是为了保证反相器输⼊端的⼯作点电压在VDD/2，这样在振荡信号反馈在输⼊端时，能保证反相器⼯作在适当的⼯作区。

虽然去掉该电阻时，振荡电路仍⼯作了。

但是如果从⽰波器看振荡波形就会不⼀致了，⽽且可能会造成振荡电路因⼯作点不合适⽽停振。

谢谢观看
目录分析
1
第1章高速电路 设计概述
2
第2章电磁兼容 基础
3
第3章 PCB上 的电磁干扰
4
第4章高速电路 信号完整性
5
第5章信号完整 性测量
第6章高速电路 电源完整性
第7章去耦和旁 路
1.1高速信号 1.2无源器件的高频特性 1.3高速电路设计面临的问题 1.4本章小结
2.1电磁兼容的基本概念 2.2电磁兼容的重要性 2.3电磁兼容标准化及认证 2.4电磁兼容设计 2.5本章小结
设计
第11章 HyperLynx— —信号完整性
及EMC分析
第12章实例— —基于信号完 整性分析的高 速数据采集系 统的设计
8.1走线与信号回路 8.2返回路径 8.3高速PCB的叠层设计 8.4高速PCB的分区 8.5高速PCB的元件布局 8.6高速PCB布线策略和技巧 8.7本章小结
9.1现代高速PCB设计方法 9.2高速互连仿真模型 9.3常用PCB设计软件 9.4本章小结
6.1电源完整性问题概述 6.2电源分配络系统设计 6.3本章小结
7.1去耦和旁路特性 7.2去耦和旁路电路属性参数 7.3电源层和接地层电容 7.4电容选择举例 7.5集成芯片内电容 7.6本章小结
第9章现代高速PCB 设计方法及EDA
第8章高速电路PCB 的布局和布线
第10章 PowerLogic&Power PCB——高速电路
高速电路PCB设计与EMC技术分析
读书笔记模板
01 思维导图
03 目录分析 05 精彩摘录
目录
02 内容摘要 04 读书笔记 06 作者介绍
思维导图
本书关键字分析思维导图

emc电路设计要点总结
EMC（电磁兼容）电路设计是确保电子设备在电磁环境中能够正常工作并且不会对周围的设备和系统造成干扰的重要部分。

以下是EMC电路设计的要点总结：
1. 地线设计，良好的地线设计是EMC电路设计的关键。

地线应该被视为电路中的一个重要元素，而不仅仅是一个连接点。

合理的地线布局可以减少回流路径的电流，减小回流路径的环路面积，从而减小电磁辐射。

2. 电源线滤波，在电路设计中使用电源线滤波器可以有效地抑制电磁干扰，使设备在电源线上受到的电磁干扰降到最低。

常见的滤波器包括LC滤波器和PI滤波器。

3. 屏蔽设计，在高频电路中，使用屏蔽罩或屏蔽壳可以有效地隔离电磁辐射，减小电磁波的传播范围，从而降低对周围设备的干扰。

4. 地线隔离，对于一些特殊的电路，需要进行地线隔离设计，以避免不同地点之间的电流环路，减小电磁辐射。

5. 电磁辐射测试，在设计完成后，需要进行电磁辐射测试，以验证设计的电路是否符合EMC标准，确保设备在实际使用中不会对周围环境产生电磁干扰。

6. 防护元件选择，在电路设计中，选择合适的防护元件如TVS 二极管、瞬态抑制器等，可以有效地保护电路不受外部电磁干扰的影响。

7. 地线回流路径设计，合理设计地线回流路径可以减小电磁辐射，降低电磁干扰。

综上所述，EMC电路设计的要点包括地线设计、电源线滤波、屏蔽设计、地线隔离、电磁辐射测试、防护元件选择和地线回流路径设计。

通过合理的设计和测试，可以确保电子设备在电磁环境中能够正常工作并且不会对周围的设备和系统造成干扰。

一.常用电路的EMC设计A.电源电路电源电路设计中，功能性设计主要考虑温升和纹波大小。

温升大小由结构散热和效率决定；输出纹波除了采用输出滤波外，输出滤波电容的选取也很关键：大电容一般采用低ESR电容，小电容采用0.1UF和1000pF共用。

电源电路设计中，电磁兼容设计是关键设计。

主要涉及的电磁兼容设计有：传导发射和浪涌。

传导发射设计一般采用输入滤波器方式。

外部采购的滤波器内部电路一般采用下列电路：Cx1和Cx2为X电容，防止差模干扰。

差模干扰大时，可增加其值进行抑制；Cy1和Cy2为Y电容，防止共模干扰。

共模干扰大时，可增加其值进行抑制。

需要注意的是，如自行设计滤波电路，Y电容不可设计在输入端，也不可双端都加Y电容。

浪涌设计一般采用压敏电阻。

差模可根据电源输入耐压选取；共模需要电源输入耐压和产品耐压测试综合考虑。

当浪涌能量大时，也可考虑压敏电阻（或TVS）与放电管组合设计。

1 电源输入部分的EMC设计应遵循①先防护后滤波；②CLASS B规格要求的电源输入端推荐两级滤波电路，且尽量靠近输入端；③在电源输入端滤波电路前和滤波电路中无采样电路和其它分叉电路；如果一定有采样电路，采样电路应额外增加了足够的滤波电路。

原因说明：①先防护后滤波：第一级防护器件应在滤波器件之前，防止滤波器件在浪涌、防雷测试中损坏，或导致滤波参数偏离，第二级保护器件可以放在滤波器件的后面；选择防护器件时，还应考虑个头不要太大，防止滤波器件在PCB布局时距离接口太远，起不到滤波效果。

②CLASS B规格要求的电源输入端推荐两级滤波电路，且尽量靠近输入端：CLASSB要求比CLASS A要求小10dB，即小3倍，所以应有两级滤波电路；CLASSA规格要求至少一级滤波电路；所谓一级滤波电路指包含一级共模电感的滤波电路。

③在电源输入端滤波电路前和滤波电路中无采样电路和其它分叉电路；如果一定有采样电路，采样电路应额外增加了足够的滤波电路：电源采样电路应从滤波电路后取；如果采用电路精度很高，必须从电源输入口进行采样时，必须增加额外滤波电路。

完美的EMC电路设计攻略之：PCB设计要点【导读】除了元器件的选择和电路设计之外，良好的印制电路板（PCB）设计在电磁兼容性中也是一个非常重要的因素。

PCB EMC设计的关键，是尽可能减小回流面积，让回流路径按照设计的方向流动。

最常见返回电流问题来自于参考平面的裂缝、变换参考平面层、以及流经连接器的信号。

本讲将从PCB的分层策略、布局技巧和布线规则三个方面，介绍EMC的PCB设计技术。

PCB分层策略电路板设计中厚度、过孔制程和电路板的层数不是解决问题的关键，优良的分层堆叠是保证电源汇流排的旁路和去耦、使电源层或接地层上的瞬态电压最小并将信号和电源的电磁场屏蔽起来的关键。

从信号走线来看，好的分层策略应该是把所有的信号走线放在一层或若干层，这些层紧挨著电源层或接地层。

对於电源，好的分层策略应该是电源层与接地层相邻，且电源层与接地层的距离尽可能小，这就是我们所讲的“分层”策略。

下面我们将具体谈谈优良的PCB分层策略。

1．布线层的投影平面应该在其回流平面层区域内。

布线层如果不在其回流平面层地投影区域内，在布线时将会有信号线在投影区域外，导致“边缘辐射”问题，并且还会导致信号回路面积地增大，导致差模辐射增大。

2．尽量避免布线层相邻的设置。

因为相邻布线层上的平行信号走线会导致信号串扰，所以如果无法避免布线层相邻，应该适当拉大两布线层之间的层间距，缩小布线层与其信号回路之间的层间距。

3．相邻平面层应避免其投影平面重叠。

因为投影重叠时，层与层之间耦合电容会导致各层之间噪声互相耦合。

多层板设计时钟频率超过5MHz，或信号上升时间小于5ns时，为了使信号回路面积能够得到很好的控制，一般需要使用多层板设计。

在设计多层板时应注意如下几点原则：1．关键布线层（时钟线、总线、接口信号线、射频线、复位信号线、片选信号线以及各种控制信号线等所在层）应与完整地平面相邻，优选两地平面之间，如图1所示。

关键信号线一般都是强辐射或极其敏感的信号线，靠近地平面布线能够使其信号回路面积减小，减小其辐射强度或提高抗干扰能力。

ttl 时钟 emc处理TTL时钟（Transistor-Transistor Logic Clock）是一种基于电子器件的数字时钟系统，常用于电子设备和计算机系统中。

而EMC （Electromagnetic Compatibility）处理是为了保证电子设备在电磁环境中的正常工作而采取的一系列措施。

本文将探讨TTL时钟的基本原理和EMC处理的重要性。

一、TTL时钟的基本原理TTL时钟是通过使用晶体振荡器和逻辑门电路来实现的。

晶体振荡器负责产生稳定的振荡信号，逻辑门电路则根据振荡信号进行计数和分频。

TTL时钟的工作原理可以简单概括为：晶体振荡器产生高频振荡信号，逻辑门电路根据振荡信号进行计数和分频，最终输出稳定的时钟信号。

TTL时钟的主要特点是工作稳定可靠、响应速度快、功耗低。

它在电子设备和计算机系统中广泛应用，例如CPU、存储器、显示器等。

TTL时钟不仅是这些设备的重要组成部分，也是它们正常运行的基础。

二、EMC处理的重要性EMC处理是为了保证电子设备在电磁环境中的正常工作而采取的一系列措施。

电子设备在工作过程中会产生电磁辐射，同时也会受到外部电磁辐射的干扰。

如果电子设备的电磁辐射超出了规定的范围，就会对其他设备和系统产生干扰，甚至导致设备故障。

EMC处理主要包括两个方面：抑制电磁辐射和抗干扰能力。

抑制电磁辐射主要通过合理的电路设计和地线布局来实现，以减少电磁辐射的产生。

抗干扰能力则是通过增强电子设备的抗干扰能力，以减少外部电磁辐射对设备的干扰。

EMC处理在电子设备的设计和生产过程中起着至关重要的作用。

只有通过EMC处理，才能保证电子设备在电磁环境中的正常工作。

EMC 处理不仅可以提高设备的可靠性，还可以减少设备故障和能耗，延长设备的使用寿命。

三、TTL时钟的EMC处理TTL时钟作为电子设备中的重要组成部分，同样需要进行EMC处理。

TTL时钟的EMC处理主要包括以下几个方面：1. 电路设计方面：在TTL时钟的电路设计中，需要合理布局和连接地线，以减少电磁辐射的产生。

EMC设计注意事项EMC设计注意事项范围此应用笔记包括使用微处理器进行设计过程中可能遇到的大部分常见的EMC问题。

文章将简要的讨论各种不同的现象。

本文参考文献对EMC设计讲述更加详细，对于需要设计满足EMC 兼容产品的设计师而言，强烈建议对参考文献进行进一步的学习。

一个好的EMC设计需要更多的知识，而这不是一份简短的应用笔记所能包含的。

不同于其他的设计问题，EMC不能通过一套规则清单来描述，EMC不能通过设计来保障，EMC兼容需要通过测试来验证。

由于本文前面描述的一些内容，在读者阅读了文章的剩余部分以后更容易被理解，建议不熟悉EMC设计的读者多次阅读本文档。

绪论几年前，对大多数设计者而言，电磁兼容是不需要担心的项目。

而今天，设计面向全球市场的产品的每一个设计者都需要考虑这一问题。

这有以下两个主要原因：z电磁环境变的复杂高频无线收发器，像移动电话，随处可见。

在电源电路，越来越多的系统使用开关电源，电子设备总量每一年都在持续增加。

z电子线路变得越来越敏感电源电压越来越低，降低了输入脚的噪音容限。

电路几何门限变锝越来越小，减少了逻辑电平转换需要的能量，但与此同时，只需要更少的噪音，就可以改变信号的逻辑电平。

从设计者的角度看，需要从两个不同的方式来考虑EMC现象。

z环境如何影响设计（免疫性）z设计如何影响环境（发射器）传统的，只对发射器侧有官方的规范要求：电子设备不允许辐射一定量的无线射频能力，以避免干扰无线通信和其他电子设备的工作。

这一点上，世界上绝大多数国家都有相关的规范要求。

对于噪音免疫的额外要求最早在特殊应用上发现，如医疗仪器，航天和军事应用。

从1995年起，欧洲对所有的电子产品提出了免疫性方面的规则要求，即《EMC Directive》。

指南的目的是：z确保没有产品发射和辐射任何可能影响其他设备功能的干扰。

z确保所有产品能抵挡住其工作环境中的干扰。

同时，强制进行EMC兼容要求也进一步加强：任何欧洲生产或出口至欧洲的产品在面向市场前必须提供完整的发射和免疫两方面的报告。

有源晶振的EMC设计有源晶振的电路设计常见有两种：(1)、(2)、原理图设计要点：(1)、晶振电源去耦非常重要，建议加磁珠，去耦电容选三个，容值递减。

(2)、时钟输出管脚加匹配，具体匹配阻值，可根据测试结果而定。

(3)、图二中加了一个电容，容值要小(加大了有什么结果，你可以试一试)，构成了一级低通滤波，电阻、电容的选择，根据具体测试结果而定。

PCB设计要点：(1)、在PCB设计是，晶振的外壳必须接地，可以防止晶振的向往辐射，也可以屏蔽外来的干扰。

(2)、晶振下面要铺地，可以防止干扰其他层。

因为有些人在布多层板的时候，顶层和底层不铺地，但是建议晶振所在那一块铺上地。

(3)、晶振底下不要布线，周围5mm的范围内不要布线和其他元器件(有的书是建议300mil范围内，大家可以参考)，主要是防止晶振干扰其他布线和器件。

(4)、晶振不要布在板子的边缘，因为为了安全考虑，板卡的地和金属外壳或者机械结构常常是连在一起的，这个地我们暂且叫做参考接地板，如果晶振布在板卡的边缘，晶振与参考接地板会形成电场分布，而板卡的边缘常常是有很多线缆，当线缆穿过晶振和参考接地板的电场是，线缆被干扰了。

而晶振布在离边缘远的地方，晶振与参考接地板的电场分布被PCB板的GND分割了，分布到参考接地板电场大大减小了(可以参考《EMC电磁兼容设计与测试案例分析》第二版)(5)、当然时钟线尽量要短。

如果你不想让时钟线走一路干扰一路，那就布短吧。

还有一点，关于晶振的选择，如果你的系统能工作在25M，就尽量不要选50M的晶振。

时钟频率高，是高速电路，时钟上升沿陡也是高速电路。

在最近的几次板卡设计中，我的晶振波形，基本上没有过冲，公司资料保密，这里就不贴图了。

欢迎大家指点！。

《PCB Layout EMC 设计参考规则》1、 概述经验告诉我们，修改PCB layout 成功解决EMI 的案例很多， PCB 已成为EMI 设计的关键。

总结多年的经验，得出13条经典的设计规则。

希望通过理解和运用13条经典 EMI 规则，并在PCB layout 过程中进行控制，减少PCB 修改次数，提高研发效率。

本规则针对高速数字信号PCB 设计，适用于双面板、四层板及多层板。

2、 EMI 噪声模型差模计算公式：E=1.316×10-14（f 2·A·I）/rf ，差模电流的频率，单位是Hz ； A ，差模电流的环路面积，单位是m 2；I ，差模电流强度，单位是A ；r，观察点到差模电流环路的距离，单位是m。

共模计算公式：E=1.26×10-6（f ·I·l）/rf，共模电流频率，单位是Hz；I，共模电流，单位是A；l，电缆长度，单位是m；r ，测量天线到电缆的距离，单位是m 。

3、抑制共模辐射设计共模辐射是 EMI 最主要的干扰，通常是由于电路板地的“不平整”导致的，或者连接 Cable 线两端地电位的高低差而导致连接线变成辐射天线。

线路板则是由于地阻抗而引起电位高低不平，从而能量由高到低有了辐射的条件。

所以PCB 排版时要特别注意 PCB 地阻抗问题，从而减小其产生的干扰。

减小共模辐射常用的方法：（1）降低地阻抗以减小地电位差；（2）使用去耦电容 ；（3）使用铁氧体磁环 ；（4）使用共模滤波器（电源/信号）3.1 抑制共模辐射的PCB设计①、双面板尽量减少Bottom层走线，保证信号流向的地平面连续，不产生明显的地平面分割；②、四层及多层板应有完整的地网络平面层；③、良好的螺丝孔接地设计，保证螺丝孔与整机的系统地良好接触；④、高速信号的Cable线端的地平面尽量完整并与系统地良好接触，比如增加接地泡棉、增加接地片（建议深入了解整机结构，了解整机接地设计）⑤、保证IC每个供电管脚都有退藕电容设计；⑥、四层板及多层板电源分区四周增加退藕电容，避免电源平面与地平面产生谐振；4、抑制差模辐射设计信号流出至信号流入形成信号环路,每个环路都相当于一个天线，这是差模干扰发生原因，也是PCB 设计中EMI 控制的关键。

Cadence高速电路板设计与仿真第5版是一本针对高速电路板设计和仿真的重要参考书籍。

本书包含了大量实例，通过对这些实例的学习和实操，读者可以更好地掌握高速电路板设计与仿真的核心知识和技术。

接下来，我们将通过对这本书第5版的实例进行深入分析，来探讨其中的一些重要内容。

一、实例一：差分传输线的设计与仿真在本书的第5版中，作者详细介绍了差分传输线的设计与仿真。

通过对这个实例的学习，读者可以学习到差分传输线的基本原理、设计方法以及仿真技术。

本书还通过具体的案例分析，详细解释了如何在实际项目中进行差分传输线的设计与仿真，以及如何应对常见的问题和挑战。

通过对这个实例的学习，读者可以获得丰富的经验和技巧，从而更好地应用到实际工程中去。

二、实例二：串扰分析与抑制技术在高速电路板设计与仿真中，串扰是一个非常重要的问题。

在第5版的实例中，作者对串扰分析与抑制技术进行了深入的讲解。

通过对这个实例的学习，读者可以了解到串扰的产生机理、分析方法以及抑制技术。

本书还介绍了一些常用的抑制技术，并通过实例分析，详细解释了如何在实际项目中应对串扰问题。

通过对这个实例的学习，读者可以获得丰富的实战经验，从而更好地解决实际项目中遇到的串扰问题。

三、实例三：高速电路板布线与阻抗控制高速电路板的布线和阻抗控制是高速信号传输中非常关键的问题。

在第5版的实例中，作者对高速电路板布线与阻抗控制进行了详细的介绍和讲解。

通过对这个实例的学习，读者可以了解到高速电路板布线的基本原理、布线技术以及阻抗控制方法。

本书还通过实例分析，详细解释了在实际项目中如何进行高速电路板布线和阻抗控制，以及如何应对常见的问题和挑战。

通过对这个实例的学习，读者可以获得丰富的经验和技巧，从而更好地应用到实际工程中去。

四、实例四：高速电路板仿真与调试在实际工程中，高速电路板的仿真和调试是非常重要的环节。

在第5版的实例中，作者对高速电路板仿真与调试进行了深入的讲解。

通过对这个实例的学习，读者可以了解到高速电路板仿真的基本原理、仿真工具和调试技术。

EMC四大设计技巧EMC四大设计技巧路形成的环流对干扰影响较大，因而应采用单点接地。

当信号工作频率大于10MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地。

当工作频率在1～10MHz时，如果采用一点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。

（2）将数字电路与模拟电路分开电路板上既有高速逻辑电路，又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连。

要尽量加大线性电路的接地面积。

（3）尽量加粗接地线若接地线很细，接地电位则随电流的变化而变化，致使电子设备的定时信号电平不稳，抗噪声性能变坏。

因此应将接地线尽量加粗，使它能通过三位于印制电路板的允许电流。

如有可能，接地线的宽度应大于3mm。

（4）将接地线构成闭环路设计只由数字电路组成的印制电路板的地线系统时，将接地线做成闭环路可以明显的提高抗噪声能力。

其原因在于：印制电路板上有很多集成电路组件，尤其遇有耗电多的组件时，因受接地线粗细的限制，会在地结上产生较大的电位差，引起抗噪声能力下降，若将接地结构成环路，则会缩小电位差值，提高电子设备的抗噪声能力。

三、EMC屏蔽设计屏蔽就是以金属隔离的原理来控制某一区域的电场或磁场对另一区域的干扰。

它包括两个含义：一是将电路、电缆或整个系统的干扰源包围起来，防止电磁干扰向外扩散；二是用屏蔽体将接收电路、设备或系统包围起来，防止它们受到外界电磁干扰的影响。

屏蔽按照机理可以分为电场屏蔽、磁场屏蔽、电磁场屏蔽三种不同方式。

电场屏蔽电子设备中的电场通常是交变电场，因此可以将两个系统间的电场感应认为是两个系统之间分布电容Cj的耦合，。

对高频磁场屏蔽的涡流不仅对外来干扰产生抵制作用，同时还可能对被屏蔽体保护的设备内部带来不利的影响，从而产生新的干扰。

四、PCB设计之布局布线策略1.选择合理的导线宽度由于瞬变电流在印制线条上所产生的冲击干扰主要是由印制导线的电感成分造成的，因此应尽量减小印制导线的电感量。

● 驱动电流不大于实际需求。高输出电流的驱动器 具有高输出的晶体管，从而意味着产生较大的电源瞬态 电流和导通电磁噪声发射。
● 地弹干扰小。这类芯片通常具有良好的Ｅ Ｍ Ｃ 性 能。当输出端工作状态同时切换时，所引起的地弹干扰叠 加起来形成更高的噪声电压。一些Ａ Ｓ Ｉ Ｃ 和Ｆ Ｐ Ｇ Ａ 的设计 公司采用了能够有效防止输出端工作状态同时切换的技 术，比如在输出装置的输出使能中放置一些缓冲器。
● 与Ｉ／Ｏ接口匹配的传输线。当需要沿导体传输高速 信号时，芯片的输出端必须与传输线匹配。对于驱动２５ Ω 并联终端负载的总线驱动器，它可以驱动一根２５ Ω传输 线（如Ｒ Ａ Ｍ Ｂ Ｕ Ｓ ），也可以是两根５ ０ Ω传输线、４ 根１ ０ ０ Ω 传输线或六根１ ５ ０ Ω传输线（比如使用星形连接）。
上升／ 下降时间的指标通常指的都是最大值，从而 芯片的生产商就可以在不更改产品说明书的情况下使 用 较 小 的 硅 片 以 降 低 生 产 的 成 本 。所 以 ，印制线路板 （ Ｐ Ｃ Ｂ ）上 集 成 电 路（Ｉ Ｃ ）的 实 际 上 升 ／ 下 降 时 间 要 比 指 标 小得多，通常为指标的１／４或１／１０，具体取决于硅片的尺 寸。随 着 时 间 的 推 移 ，电 路 中 所 使 用 的 硅 片 会 越 来 越 小，电路中实际的上升／下降时间也随之减小，而产生的 电磁发射会更加严重。
● 电源去耦。每一个电源或参考电压的管脚都需要
去耦，本系列文章的第五部分将给出具体方法。 ● 把所有未使用的门电路的输入端连接到０ Ｖ或Ｖ＋。
可以使用上拉或下拉电阻进行连接，从而在对电路进行测 试或故障诊断时使门电路正常工作，并能在程序出错或受 到电磁干扰而崩溃时，可编程Ｉ／Ｏ管脚不会出现大电流。
● 传播噪声的ＰＣＢ 印制线。传输快速变化的时钟或 类似信号的印制线是最严重的电磁干扰源，所以，器件的 安装位置和印制线的布线都是需要认真考虑的问题，本 系列文章的第五部分将给出具体方法。

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12MHz无源晶振EMC设计标准电路一、引言在现代电子设备中，无源晶振作为一种重要的时钟源，广泛应用于各种数字系统中。

而在12MHz频率下的无源晶振，由于其在各种数字电路中的重要性，对其EMC（电磁兼容）设计标准电路的要求也日益严格。

本文将在深入探讨12MHz无源晶振的基础上，通过反复提及指定的主题文字，展开对其EMC设计标准电路的全面评估和深度讨论。

二、无源晶振的基础知识1. 12MHz无源晶振的工作原理12MHz无源晶振是一种基于晶体振荡原理的被动元件，通过晶片的弹性使得晶片在电场的作用下产生振荡，从而提供12MHz的时钟信号。

其内部结构包括晶片、封装、引脚等部分。

12MHz无源晶振广泛用于数字系统的时钟源，如微处理器、微控制器、通讯设备等。

2. EMC设计标准的重要性EMC设计标准是为了保证电子设备在电磁环境中能够正常工作而设置的一系列规范。

在数字系统中，尤其是对于12MHz无源晶振这样的时钟源，EMC设计标准的重要性不言而喻。

良好的EMC设计可以有效地减小电磁辐射，避免互相干扰，保证设备的正常工作。

三、12MHz无源晶振EMC设计标准电路在设计12MHz无源晶振的EMC标准电路时，需要考虑以下几个关键因素：1. 地线设计在12MHz无源晶振的EMC设计中，地线设计是至关重要的。

合理的地线布局可以降低设备的电磁辐射，提高抗干扰能力。

建议通过地线网连接至地层，并采用大面积的地面平面。

应尽量避免在地面层上形成环形或长线路。

2. 电源滤波为了保证12MHz无源晶振的稳定工作，电源滤波是必不可少的。

通过在电源输入端加入适当的电容和电感，能够有效地滤除电源中的高频噪声，提高电路的抗干扰能力。

3. 硬件布局在12MHz无源晶振的EMC设计中，硬件布局也是需要重点考虑的因素。

信号线和电源线不应穿越较大的回路面积，尽量保持短、粗的走线规则，减小回路面积。

还要注意尽量减小地线回路的面积，避免形成环形。

四、个人观点和理解从以上内容可以看出，12MHz无源晶振的EMC设计标准电路在数字系统中的重要性不言而喻。

EMC难点重在如何设计EMC 是业界的一个难点；文章介绍了EMC 三个规律、EMC 问题三要素、电磁骚扰的特性、以及五层次EMC 设计法；给企业提供了对待EMC的建议；作者认为EMC 改进要如诊治疾病一样对症施治；作者倡导坚持EMC 规律，趁早考虑和解决EMC 问题-进行EMC设计。

EMC 是产品认证的重要内容随着我国加入WTO，无论是走向国际大市场的中国产品，还是涌向中国市场的外国产品,几乎都要进行各种各样的产品认证。

产品认证，从国际贸易角度看，实质上是技术性贸易壁垒。

我们只有不断提高产品质量, 突破技术壁垒,才能开拓海外市场，促进外贸发展。

国内新的3C 认证替代了原来的CCIB 和CCEE 认证， “CCC”是我国强制性产品认证标志—— China Compulsory Certification的英文缩写，只有取得3C 认证的产品才能进入国内市 场。

3C 认证对机电、电器产品的安全性能、EMC 等方面作了详细规定。

EMC 是多数企业的技术难点大力发展电子、信息产业为主体的高新技术产业，是我们的既定方针。

当今是一个连科技也在追赶潮流的时代，机电产品日新月异，“轻薄短小和多功能化”成为时尚，数码产品、机电一体化产品、信息家电、多媒体设备等技术含量较高的产品层出不穷,更新换代速度日益加快，芯片集成度和产品工作速度不断提高，伴随的电磁骚扰问题日益复杂。

目前,我国整体EMC 研究起步较晚，许多企业对EMC 认知度不够，缺乏EMC 方面的经验和测试设备,在产品设计、生产工艺和元器件的选择上都有不同程度的困惑，产品生产出来后往往EMC 不能符合标准要求。

EMC 问题是当前多数企业的技术难点！从事机电产品制造的广大企业皆有同感，解决EMC问题，比之解决产品的安全问题要困难得多。

这就更加加剧了有些企业面对品牌竞争和价格竞争，偏向于降低成本、牺牲EMC 要求的现象。

机电产品3C 认证的指标涉及产品的安全、EMC 两个方面。