JESD204B发射器的PHY性能的三个关键性能指标详解

Jesd204b调试理解JESD204B是⼀种新型的基于⾼速SERDES的ADC/DAC数据传输接⼝。

随着ADC/DAC采样速率的不断提⾼，数据的吞吐量也越来越⼤，对于500MSPS以上的ADC/DAC，动辄就是⼏⼗个G的数据吞吐率，⽽采⽤传统的CMOS和LVDS已经很难满⾜设计要求；优点：JESD204B接⼝相对于LVDS的优势包括：数据接⼝布线所需电路板空间更少，以及转换器和逻辑器件的封装更⼩；⽀持多芯⽚同步；关键变量M：converters/device,转换器（AD/DA）数量L：lanes/ device(link)，通道数量F：octets/frame(per lane)，每帧的8位字节数K：frames/multiframe，每个多帧的帧数N：converter resolution，转换器分辨率N’：total bits/sample，4的倍数，N’=N+控制和伪数据位。

S：samples/converter/frame cycle，每个转换器每帧发送的样本数。

当S=1时，帧时钟=采样时钟CS：control bits/sample三种⼦类⼯作模式：subclass0：只进⾏通道对齐，不具确定性延时；subclass1：⽀持确定性延时，SYSREF;⽀持多芯⽚同步；subclass2：⽀持确定性延时，SYNC SYSREF与LFMC的关系：Note ：sysclk周期需要⼤于等于本地多帧时钟周期LFMC的⼤⼩⼦类1确定性延时需要满⾜的条件：　其中第⼆点在⾼采样率条件下显得特别重要，其对时序要求更⾼，因此需要满⾜sysclk与device clk的建⽴保持时间条件；在AD9680中，可以通过读取寄存器0x128观察是否满⾜条件，若不满⾜，可以通过调整sysclk相关控制寄存器0x120，改变上升　沿或者下降沿等⼿段，或者通过调整9680的clock fine delay，改变时序；详细说明见下图；。

了解JESD204B规范的各层——从高速ADC的角度出发Jonathan Harris【期刊名称】《中国电子商情·基础电子》【年(卷),期】2016(000)006【总页数】5页(P39-43)【作者】Jonathan Harris【作者单位】ADI公司【正文语种】中文随着高速ADC跨入GSPS范围，与FPGA（定制ASIC）进行数据传输的首选接口协议是JESD204B。

为了捕捉频率范围更高的RF频谱，需要宽带RF ADC。

在其推动下，对于能够捕捉更宽带宽并支持配置更灵活的SDR（软件定义无线电）平台的GSPS ADC，高速串行接口（在此情况下即JESD204B）是必不可少的。

JESD204B标准是一种分层规范，了解这一点很重要。

规范中的各层都有自己的功能要完成。

应用层支持JESD204B链路的配置和数据映射。

传输层实现转换样本与成帧未加扰八位字之间的映射。

加扰层可以选择性地获取八位字并进行加扰或解扰，以便通过延展频谱尖峰来降低EMI效应。

加扰在发送器中完成，解扰在接收器中完成。

在数据链路层中，可选加扰的八位字编码成10位字符。

该层也是产生或检测控制字符的地方，目的是监视和维护通道对齐。

物理层即串行器/解串器(SERDES)层，负责以线路速率发送或接收字符。

该层包括串行器、驱动器、接收器、时钟和数据恢复电路。

图1显示了这些层在JESD204B中的安排。

为了更好地理解该规范，详细阐释各层对了解ADC样本如何映射到8B/10B串行字是有好处的。

通过应用层可以实现特殊用户配置，以及将采样数据映射到典型JESD204B规范之外。

这样便能更有效地使用该接口来降低功耗并获得其它好处。

必须注意：发送器(ADC)和接收器(FPGA)均须采用此类特殊配置。

接收器和发送器必须以相同方式进行配置，以便正确传输和解读数据。

对于需要以不同于N'（每个样本传输的位数）的样本大小传输数据的ADC，以独特方式配置应用层可能有利。

抓住JESD204B接口功能的关键问题作者：Anthony Desimone来源：《今日电子》2013年第06期JESD204B是最近批准的JEDEC标准，用于转换器与数字处理器件之间的串行数据接口。

它是第三代标准，解决了先前版本的一些缺陷。

该接口的优势包括：数据接口路由所需电路板空间更少，建立与保持时序要求更低，以及转换器和逻辑器件的封装更小。

多家供应商的新型模拟/数字转换器采用此接口，如ADI公司的AD9250。

与现有接口格式和协议相比，JESD204B更复杂、更微妙，必须克服一些困难才能实现其优势。

像任何其他标准一样，要使该接口比单倍数据速率或双倍数据速率CMOS/LVDS等常用接口更受欢迎，它必须能无缝地工作。

虽然JESD204B标准是由JEDEC制定，但某些特定信息仍需要阐明，或者可能分散于多种参考文献。

另外，如果有一个简明的指南能概要说明该标准、工作原理以及如何排除故障，无疑对使用者将极为有帮助。

本文阐释JESD204B标准的ADC与FPGA的接口，如何判断其是否正常工作，以及可能更重要的是，如何在有问题时排除故障。

本文讨论的故障排除技术可以采用常用的测试与测量设备，包括示波器和逻辑分析仪，以及Xilinx ChipScope或Altera SignalTap等软件工具。

同时阐明了接口信号传输，以便能够利用一种或多种方法实现信号传输的可视化。

JESD204B概述JESD204B标准提供一种将一个或多个数据转换器与数字信号处理器件接口的方法（通常是ADC或DAC与FPGA接口），相比于通常的并行数据传输，这是一种更高速度的串行接口。

该接口速度高达12.5Gbps/通道，使用帧串行数据链路及嵌入式时钟和对齐字符。

它减少了器件之间的走线数量，降低了走线匹配要求，并消除了建立与保持时序约束问题，从而简化了高速转换器数据接口的实施。

由于链路需要在数据传输之前建立，因此存在新的挑战，必须采用新的技术来确定接口是否正常工作，以及在接口故障时怎么办。

0引言随着通信技术的不断发展,信息处理速度逐渐提高,数据的吞吐量也越来越大,而高速接口协议JESD204B则很好地解决了相关问题。

灵敏放大器也可以称为带时钟控制的比较器,因其具有检测小摆幅信号并将其快速放大为全摆幅逻辑信号的功能,被广泛用于各种数字及模拟电路中,例如存储器、数据接收器等。

本文设计的灵敏放大器是高速接口JESD204B模数转换模块。

对于灵敏放大器的设计,需要考虑失调、速度、功耗等相关性能指标。

因为光刻技术和随机掺杂波动在纳米器件制造时会引起工艺偏差[1],导致相同器件之间出现参数失配,影响电路性能。

可从结构上进行优化,从而改善失调电压[2-3];为了提升速度,可通过多相位预充[4]或者采用预充电模式[5]进行改善;为了降低功耗,可对时序控制电路进行优化[6];虽说灵敏放大器的性能在不断地优化,但纳米级晶体管给CMOS电路的设计带来了一定的影响[7],因此针对此方面的研究还有待进一步深入。

本文基于UMC28nm CMOS工艺,在低电源电压和高时钟信号频率下,结合相关的电路性能指标,设计了一种采用两级预放大结构以及AB类锁存器电路的灵敏放大器,各项性能有所改善。

1灵敏放大器的设计1.1灵敏放大器整体架构本文设计的灵敏放大器电路,整体框架如图1所示。

电路由前置放大电路、CMOS锁存电路以及SR锁存高速接口JESD204B的灵敏放大器设计∗曹源,张春茗,吕新为(西安邮电大学电子工程学院,陕西西安710121)摘要:采用UMC28nm CMOS工艺,在低电源电压下设计实现了一种高速、低失调的灵敏放大器。

在传统差分放大器、AB类锁存器等电路的基础上进行改进,提出了一种新型结构的灵敏放大器。

利用Cadence软件进行电路设计和功能仿真。

仿真结果表明,所设计的电路在1.05V的低电源电压、5/10GHz时钟下,其失调电压分别为0.2mV/ 0.8mV,传输延迟分别为50ps/42ps,功耗分别为0.37mW/0.44mW。

JESD204标准解析
JonathanHarris
【期刊名称】《今日电子》
【年(卷),期】2012(000)012
【摘要】一种新的转换器接口的使用率正在稳步上升，并且有望成为未来转换器的协议标准。

这种新接口——JESD204——诞生于几年前，其作为转换器接口经过几次版本更新后越来越受瞩目，效率也更高。

随着转换器分辨率和速度的提高，对更高效率接口的需求也随之增长。

JESD204接口可提供这种高效率，较之CMOS和LVDS接口产品在速度、尺寸和成本上更有优势。

【总页数】3页(P31-33)
【作者】JonathanHarris
【作者单位】ADI公司
【正文语种】中文
【中图分类】TN925.93
【相关文献】
1.JESD204:更先进的高速转换器至FPGA接口标准 [J], 胥京宇
2.乱花渐欲迷人眼主流HDR标准解析主流HDR标准解析 [J],
3.企业档案规范化管理解析企业档案规范化管理解析
——构建企业档案标准化与质量管理体系 [J], 王毓慧
4.美国优秀小学教师专业素质构成的标准规范
——基于对NBPTS《童年中期全科标准》的解析 [J], 张晓莉;宿华玲
5.ISO/IEC 20000-1:2011《信息技术服务管理第1部分:服务管理体系要求》解析解析系列一:ISO/IEC 20000系列标准简介和ISO/IEC 20000-1:2011内容介绍[J], 李艳杰
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抓住JESD204B接口功能的关键问题作者：Anthony Desimone来源：《今日电子》2013年第06期JESD204B是最近批准的JEDEC标准，用于转换器与数字处理器件之间的串行数据接口。

它是第三代标准，解决了先前版本的一些缺陷。

该接口的优势包括：数据接口路由所需电路板空间更少，建立与保持时序要求更低，以及转换器和逻辑器件的封装更小。

多家供应商的新型模拟/数字转换器采用此接口，如ADI公司的AD9250。

与现有接口格式和协议相比，JESD204B更复杂、更微妙，必须克服一些困难才能实现其优势。

像任何其他标准一样，要使该接口比单倍数据速率或双倍数据速率CMOS/LVDS等常用接口更受欢迎，它必须能无缝地工作。

虽然JESD204B标准是由JEDEC制定，但某些特定信息仍需要阐明，或者可能分散于多种参考文献。

另外，如果有一个简明的指南能概要说明该标准、工作原理以及如何排除故障，无疑对使用者将极为有帮助。

本文阐释JESD204B标准的ADC与FPGA的接口，如何判断其是否正常工作，以及可能更重要的是，如何在有问题时排除故障。

本文讨论的故障排除技术可以采用常用的测试与测量设备，包括示波器和逻辑分析仪，以及Xilinx ChipScope或Altera SignalTap等软件工具。

同时阐明了接口信号传输，以便能够利用一种或多种方法实现信号传输的可视化。

JESD204B概述JESD204B标准提供一种将一个或多个数据转换器与数字信号处理器件接口的方法（通常是ADC或DAC与FPGA接口），相比于通常的并行数据传输，这是一种更高速度的串行接口。

该接口速度高达12.5Gbps/通道，使用帧串行数据链路及嵌入式时钟和对齐字符。

它减少了器件之间的走线数量，降低了走线匹配要求，并消除了建立与保持时序约束问题，从而简化了高速转换器数据接口的实施。

由于链路需要在数据传输之前建立，因此存在新的挑战，必须采用新的技术来确定接口是否正常工作，以及在接口故障时怎么办。

JESD204B子类( 第一部分)：JESD204B子类简介与确定性延迟作者：Del Jones，ADI公司高速转换器部门应用工程师简介毫无疑问，信息时代的标志是收集、处理和分发越来越大的数据块的需求呈现爆炸式的增长。

在通信网络领域，这意味着网络上连接的基础设施和组件需要更多带宽。

在医疗行业，这表现为来自扫描仪、X射线仪和其他设备的信息更为详细。

相应地，对带宽的这种快速增长进行测试与分析便意味着需要使用速度更快、容量更大的电子测试设备。

这种对数据的无止境需求导致JEDEC发布了针对数据转换器与逻辑器件之间高速串行链路的JESD204标准。

该标准的修订版B于2011年发布，此版本将串行链路数据速率提高到了12.5 Gbps，以满足当今世界基于转换器应用的更高带宽要求。

这些应用中的很大一部分都要求数据以两次电源周期之间已知且一致的延迟遍历整个系统。

这一概念称为“确定性延迟”，JESD204B标准对此要求同样有相关规定。

此版本发布前，需要实现确定性延迟的系统设计人员使用外部应用层电路来满足要求。

在JESD204B标准中引入了三个子类。

子类0向后兼容JESD204A标准，并且没有关于执行确定性延迟的相关规定。

子类1引入了一个外部参考信号(称为SYSREF)，该参考信号为采样时序提供了一个系统级的基准。

子类2定义SYNC~信号如何用作采样时序的系统级基准。

采样时序基准在各种情况下均可用来实现确定性延迟。

本“迷你指南”旨在厘清JESD204B三个子类在操作上的区别，并为读者提供实现其各自确定性延迟功能的相关实用知识。

早在此版本发布以前，需要确定性延迟的系统设计人员便已采用外部应用层电路来实现该要求。

确定性延迟概述JESD204B标准将确定性延迟(DL)定义为基于帧的样本到达串行发送器的时间与基于帧的样本从串行接收器输出的时间之差。

延迟在帧时钟域中测量，且至少在低至帧时钟的周期内必须是增量可编程的。

延迟必须在两次上电周期之间，以及任意再同步事件之间可以重复。

JESD204B是由JEDEC（全球半导体行业标准组织）制定的一项重要的数据转换接口标准，它为高速数据转换器和FPGA/ASIC的互连提供了统一的接口标准。

本文将从以下几个方面介绍JESD204B标准的相关内容。

一、JESD204B标准的背景JESD204B标准的制定是为了解决高速数据转换器和FPGA/ASIC之间的数据传输问题。

在传统的数据转换系统中，数据转换器和FPGA/ASIC之间的接口通常采用并行接口，存上线束复杂、同步困难、时序容忍度低等问题。

而JESD204B标准的推出，使得数据转换器和FPGA/ASIC之间的接口变得更加简单、稳定和可靠。

二、JESD204B标准的特点1. 高速传输：JESD204B标准支持高达12.5Gbps的数据传输速率，能够满足当前高速数据转换器和FPGA/ASIC之间的大容量数据传输需求。

2. 灵活配置：JESD204B标准支持灵活的配置选项，可以根据系统需求进行数据帧长度、线路时钟控制、误码率监测等参数的配置。

3. 低功耗：JESD204B标准在设计时充分考虑了功耗的优化，能够在保证高速数据传输的降低系统的功耗消耗。

4. 高可靠性：JESD204B标准采用了多种差错检测和纠正技术，能够提高数据传输的可靠性，保证数据的完整性。

三、JESD204B标准的应用JESD204B标准已经成为当前高速数据转换系统中的主流接口标准，广泛应用于通信、雷达、医疗、航空航天等领域。

通过JESD204B标准，MCU、FPGA、模数转换器和数模转换器等设备得以快速连接，实现了数字信号的高速传输和处理，为现代电子系统的性能提升提供了重要技术支撑。

四、JESD204B标准的发展趋势随着科技的不断进步和电子产品的不断发展，JESD204B标准也在不断完善和发展。

未来，JESD204B标准将更加关注数据传输的低延迟和高可靠性，支持更高速率的数据传输，更广泛的应用领域，更加开放的生态系统等方面进行进一步的发展和完善。

jesd204b协议相关知识介绍
jesd204b协议相关知识介绍
1.什么是JESD204B
该标准描述的是转换器与其所连接的器件（一般为FPGA和ASIC）之间的数GB级串行数据链路，实质上，具有高速并串转换的作用。

2.使用JESD204B接口的原因
1. 不用再使用数据接口时钟（时钟嵌入在比特流中，利用恢复时钟技术CDR）
2. 不用担心信道偏移（信道对齐可修复此问题，RX端FIFO缓冲器）
3. 不用再使用大量IO口，布线方便（高速串行解串器实现高吞吐量）
4. 多片IC同步方便
4 。

关键变量
M：converters/device，转换器（AD/DA）数量
L：lanes/ device（link），通道数量
F：octets/frame（per lane），每帧的8位字节数
K：frames/multiframe，每个多帧的帧数
N：converter resolution，转换器分辨率
N’：total bits/sample，4的倍数，N’=N+控制和伪数据位。

S：samples/converter/frame cycle，每个转换器每帧发送的样本数。

当S=1时，帧时钟=采样时钟
CS：control bits/sample
CF：control words/frame cycle/device（link），通常只在HD=1时使用。

5. subclass0~2确定延迟
subclass0：不支持确定延迟；
subclass1：SYSREF，（AD9370支持的是子类1，IP核默认也是子类1 ），利用确定延迟来对齐多片IC。

jesd204b协议相关知识介绍
1.什么是JESD204B
该标准描述的是转换器与其所连接的器件（一般为FPGA和ASIC）之间的数GB级串行数据链路，实质上，具有高速并串转换的作用。

2.使用JESD204B接口的原因
1. 不用再使用数据接口时钟（时钟嵌入在比特流中，利用恢复时钟技术CDR）
2. 不用担心信道偏移（信道对齐可修复此问题，RX端FIFO缓冲器）
3. 不用再使用大量IO口，布线方便（高速串行解串器实现高吞吐量）
4. 多片IC同步方便
4 。

关键变量
M：converters/device，转换器（AD/DA）数量
L：lanes/ device（link），通道数量
F：octets/frame（per lane），每帧的8位字节数
K：frames/multiframe，每个多帧的帧数
N：converter resolution，转换器分辨率
N’：total bits/sample，4的倍数，N’=N+控制和伪数据位。

S：samples/converter/frame cycle，每个转换器每帧发送的样本数。

当S=1时，帧时钟=采样时钟
CS：control bits/sample
CF：control words/frame cycle/device（link），通常只在HD=1时使用。

5. subclass0~2确定延迟
subclass0：不支持确定延迟；
subclass1：SYSREF，（AD9370支持的是子类1，IP核默认也是子类1 ），利用确定延迟来对齐多片IC。