EDA数字钟源程序

课程设计报告设计题目：用VHDL语言实现数字钟的设计班级：电子 0901学号： XXXXXXXX姓名：XXXXXXXXX指导教师：XXXXXXXXX设计时间：现代电子设计技术的核心已转向基于计算机的电子设计自动化技术，即EDA （Electronic Design Automation）技术。

EDA技术就是依赖计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。

EDA技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现。

硬件描述语言是EDA技术的重要组成部分，常见的HDL语言有VHDL、Verilog、HDL、ABLE、AHDL、System Verilog和System C。

其中VHDL、Verilog在现在的EDA设计中使用最多，也拥有几乎所有主流EDA工具的支持。

VHDL语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化硬件设计任务，提高了设计效率和可靠性。

在这次设计中，主要使用VHDL语言输入。

此次设计很好地完成了数字钟的定时、切换显示年月日和时分秒的功能，完成了小型FPGA的设计开发，锻炼了动手实践能力，达到了课程设计的目的。

关键词：EDA技术硬件描述语言VHDL 设计数字电子钟摘要 (2)1、课程设计目的 (4)2、课程设计内容及要求 (4)2.1 设计内容 (4)2.2 设计要求 (4)3、VHDL程序设计 (5)3.1 方案论证 (5)3.2 设计思路与方法 (6)3.2.1 设计思路 (6)3.2.2 设计方法 (7)4、仿真与分析 (7)5、器件编程下载及设计结果 (9)6、课程设计总结 (10)7、参考文献 (10)8、程序清单 (11)8.1 顶层模块 (11)8.2 秒脉冲模块 (13)8.3 数码管显示模块 (14)8.4 时分秒模块 (15)8.4.1 分秒模块 (16)8.4.2 小时模块 (18)8.5 年月日模块 (19)8.5.1 日期模块 (21)8.5.2 月份模块 (24)8.5.3 年份模块 (25)1、课程设计目的EDA技术课程设计在课程结束以后进行，在实践中验证理论知识，不仅是为了巩固课堂上所学知识，更是为了加深我们对EDA技术和VHDL语言的理解；为了让我们自己动手完成从设计输入、逻辑综合、功能仿真、设计实现到实现编程、时序仿真，一直到器件的下载测试的整个过程，真切感受利用EDA技术对FPGA进行设计开发的过程，锻炼和提高我们对器件的编程调试能力。

E D A数字钟的设计实验报告(总11页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--五邑大学实验报告实验课程名称：EDA实验院系名称：信息工程学院专业名称：通信工程（物联网）（一）实验目的：设计并实现具有一定功能的数字钟。

掌握各类计数器及它们相连的设计方法，掌握多个数码管显示的原理与方法,掌握FPGA的层次化设计方法，掌握VHDL语言的设计思想以及整个数字系统的设计。

此数字钟具有时，分，秒计数显示功能，能实现清零，调节小时，分钟以及整点报时的功能。

（二）实验器材：计算机一台，EDA实验箱一台。

（三）实验原理：四）实验内容：1.正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟，60秒钟的计数器显示。

2.按键实现“校时”“校分”功能；3.用扬声器做整点报时。

当计时到达59’50”时鸣叫。

方案：利用试验箱上的七段码译码器（模式7），采用静态显示，系统时钟选择1Hz。

整个系统可以是若干文件组成，用PORT MAP 实现的方式；也可以是一个文件用多进程方式实现；亦或者是用文本和图形混合的方式实现；亦或者是用LPM参数化模块实现。

（五）实验步骤: 1. 新建一个文件夹,命名为shuzizhong.2. 输入源程序。

打开QuartusⅡ,选择File→new命令。

在New窗口中的DesignFiles栏选择编译文件-的语言类型，这里选择VHDL File选项。

然后在VHDL文本编译窗口中输入秒模块程序。

秒模块源程序如下：library ieee;use SECOND isport(clk,clr:in std_logic;----时钟/清零信号sec1,sec0:out std_logic_vector(3 downto 0);----秒高位/低位co:out std_logic);-------输出/进位信号end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);---计数beginif clr='1' then----当ckr为1时，高低位均为0cnt1:="0000";cnt0:="0000";elsif clk'event and clk='1' thenif cnt1="0101" and cnt0="1000" then----当记数为58（实际是经过59个记时脉冲）co<='1';----进位cnt0:="1001";----低位为9elsif cnt0<"1001" then----小于9时cnt0:=cnt0+1;----计数cnt0:="0000";if cnt1<"0101" then----高位小于5时cnt1:=cnt1+1;elsecnt1:="0000";co<='0';end if;end if;end if;sec1<=cnt1;sec0<=cnt0;end process;end SEC;3.文件存盘。

--分频器library ieee;use ieee.std_logic_1164.all;entity fenpin isport(clk:in std_logic;qH: buffer std_logic;qout:buffer std_logic);end entity;architecture c20 of fenpin isbeginprocess(clk)variable num : integer :=1;variable num1 : integer :=1beginif clk'event and clk='0'thenif(num=2)--0000000) --1HZ--10000000 to timer then num:=1;qout<=not qout;elsenum:=num+1;end if;if(num1=1)--000000) --1000HZ--10000 to weithen num1:=1;qH<=not qH;elsenum1:=num1+1;end if;end if;end process;end c20;--timerlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity Clock3 isport(clk:in std_logic;duan: out std_logic_vector(3 downto 0);wei: in std_logic_vector(2 downto 0);wei2: out std_logic_vector(2 downto 0));end entity;architecture clo of Clock3 issignal clk2:std_logic ;signal keys: std_logic_vector(2 downto 0);beginkeys<=key_h&key_m&key_s;clk2<=clk or flag;process(key_que)beginif key_que'event and key_que='0'then flag<= not flag;end if;end process;process(clk2,keys)--如果用拨码开关，就将clk2 改为clk begincase flag iswhen '0' =>if clk2'event and clk2='0'then ---正常计时if scn=59 and min=59 and hor=23then scn:=0;min:=0;hor:=0;elsif scn=59 and min=59then scn:=0;min:=0;hor:=hor+1;elsif scn=59then scn:=0;min:=min+1;else scn:=scn+1;end if;if min=59 ---整点报时500hzthen if scn=50 or scn=52 or scn=54 or scn=56 or scn=58then music_out<=musicL;else music_out<='0';end if;elsif min=0 and scn=0---整点报时1000HZthen music_out<=musicH;else music_out<='0';end if;end if;when '1' =>case keys iswhen "011" =>if hor=23then hor:=0;else hor:=hor+1;end if;--keys<="00";when "101" =>if min=59then min:=0;else min:=min+1;end if;-- keys<="00";when "110" =>if scn=59then scn:=0;else scn:=scn+1;end if;-- keys<="00";when others => null;-- keys<="00";end case;end case;h:=hor/10; --除法，特别是取余数运算会占用很多逻辑资源hH<="0000"+h;hL<="0000"+(hor-10*h);m:=min/10;mH<="0000"+m;mL<="0000"+(min-10*m);s:=scn/10;sH<="0000"+s;sL<="0000"+(scn-10*s);end process;end clo;去抖library ieee;--去抖电路use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qudou isport( clk,key_in:in std_logic;key_out:out std_logic);end entity;architecture key_qudou of qudou isbeginprocess(clk)--5msvariable num: integer :=0;variable s: integer :=0;beginif clk'event and clk='0'thencase s iswhen 0 =>key_out<='1';if key_in='0'then num:=num+1;--用状态机思路更清晰，但是程序体积更庞大if num=3then num:=0;s:=1;end if;else num:=0;end if;when 1 =>key_out<='0';if key_in='1'then s:=0;end if;when others=> null;end case;end if;end process;key_qudou;--顶层文件library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity Clock isport( clk:in std_logic;music_out:out std_logic;key_in:in std_logic;keyh_in:in std_logic;keym_in:in std_logic;keys_in:in std_logic;duan: out std_logic_vector(6 downto 0);wei: buffer std_logic_vector(2 downto 0));end entity;architecture clo of Clock iscomponent fenpinport(clk:in std_logic;musicH: buffer std_logic;musicL: buffer std_logic;qH: buffer std_logic;qM: buffer std_logic;qout:buffer std_logic);end component;component counter_8port( clk: in std_logic;count: buffer std_logic_vector(2 downto 0));end component;component Clock3port(clk:in std_logic;key_que:in std_logic;key_h:in std_logic;key_m:in std_logic;key_s:in std_logic;musicH:in std_logic;musicL:in std_logic;music_out:out std_logic;duan: out std_logic_vector(3 downto 0);wei: in std_logic_vector(2 downto 0);wei2: out std_logic_vector(2 downto 0));end component;component seg7decport( din: in std_logic_vector(3 downto 0);qout:out std_logic_vector(6 downto 0));--a,b,c...f,gend component;component qudouport( clk,key_in:in std_logic;keyh_in:in std_logic;keym_in:in std_logic;keys_in:in std_logic;key_out:out std_logic;keyh_out:out std_logic;keym_out:out std_logic;keys_out:out std_logic);end component;beginu1: fenpin port map(clk=>clk,qH=>clkH,qout=>clkL,qM=>clkM,musicH=>c_m_H,musicL=>c_m_L);u2: counter_8 port map(clk=>clkH,count=>wei_in);u3: seg7dec port map(din=>duan_in,qout=>duan);u4: Clock3 port map(clk=>clkL,duan=>duan_in,wei=>wei_in,wei2=>wei,key_que=>key0,key_h=>key1,key_m=>key2,key_s=>k ey3,musicH=>c_m_H,musicL=>c_m_L,music_out=>music_out);u5: qudou port map(clk=>clkM,key_in=>key_in,keyh_in=>keyh_in,keym_in=>keym_in,keys_in=>keys_in,key_out=>key0,keyh _out=>key1,keym_out=>key2,keys_out=>key3);end clo;。

1、计时模块的源程序如下：1）秒计数VHDL源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second60 isport( clk,rst,en: in std_logic; --rst为复位控制信号，en为时钟开关s1: out std_logic_vector(3 downto 0); --秒十位s0: out std_logic_vector(3 downto 0); --秒个位co: out std_logic); --进位输出end second60;architecture rtl of second60 issignal s0_0,s1_1:std_logic_vector(3 downto 0);begins1<=s1_1;s0<=s0_0;process(clk,rst) --该进程处理秒的个位beginif(rst='0') then --异步复位s0_0<="0000";elsif(clk'event and clk='1') thenif(en='1') thenif(s0_0="1001") then --当秒个位为9时，个位清零s0_0<="0000";elses0_0<=s0_0+1; --秒个位加1end if;end if;end if;end process;process(clk,rst) --该进程处理秒的十位beginif(rst='0') then --异步复位s1_1<="0000";elsif(clk'event and clk='1') thenif(en='1' and s0_0="1001") then --如果秒的个位等于9if(s1_1="0101") then --且秒的十位等于5s1_1<="0000"; --秒十位清零elses1_1<=s1_1+1; --秒十位加1end if;end if;end if;end process;--------------------------------------------------------------------------------process(s0_0,s1_1,en) --该进程处理秒的进位beginif(en='1' and s0_0="1001" and s1_1="0101") then --当秒的个位等于9，十位等于5时，产生进位co<='1';elseco<='0';end if;end process;end rtl;2）分计数VHDL源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute60 isport( clk,en,rst: in std_logic; --rst为复位控制信号，en为时钟开关m1: out std_logic_vector(3 downto 0); --分十位m0: out std_logic_vector(3 downto 0); --分个位co: out std_logic); --进位输出end minute60;architecture rtl of minute60 issignal m0_0,m1_1:std_logic_vector(3 downto 0);beginm1<=m1_1;m0<=m0_0;process(clk,rst) --该进程处理分的个位beginif(rst='0') then --异步复位m0_0<="0000";elsif(clk'event and clk='1') thenif(en='1') thenif(m0_0="1001") then --当分个位为9时，个位清零m0_0<="0000";elsem0_0<=m0_0+1; --分个位加1end if;end if;end if;end process;process(clk,rst) --该进程处理分的十位beginif(rst='0') then --异步复位m1_1<="0000";elsif(clk'event and clk='1') thenif(en='1' and m0_0="1001") then --如果分的个位等于9 if(m1_1="0101") then --且分的十位等于5m1_1<="0000"; --分十位清零elsem1_1<=m1_1+1; --分十位加1end if;end if;end if;end process；process(m0_0,m1_1,en) --该进程处理分的进位beginif(en='1' and m0_0="1001" and m1_1="0101") thenco<='1';elseco<='0';end if;end process;end rtl;3）小时计数器的VHDL源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour24 isport( clk,en,rst: in std_logic; --rst清零控制，en启动控制h1: out std_logic_vector(3 downto 0); --小时的十位h0: out std_logic_vector(3 downto 0)); --小时的个位end hour24;architecture rtl of hour24 issignal h0_0,h1_1:std_logic_vector(3 downto 0);beginh1<=h1_1;h0<=h0_0;------------------------------------------------------------------------ process(clk,rst) --该进程处理小时的个位beginif(rst='0') then --异步复位h0_0<="0000";elsif(clk'event and clk='1') thenif(en='1') thenif(h0_0="1001" or(h1_1="0010" and h0_0="0011")) thenh0_0<="0000";elseh0_0<=h0_0+1;end if;end if;end if;end process;------------------------------------------------------------------------------- process(clk,rst) --该进程处理小时的十位beginif(rst='0') then --异步复位h1_1<="0000";elsif(clk'event and clk='1') thenif(en='1' and h1_1="0010" and h0_0="0011") thenh1_1<="0000";elsif(h0_0="1001") then --当个位等于9时十位加1h1_1<=h1_1+1;end if;end if;end process;end rtl;/view/0f97c880e53a580216fcfe89.html。