实验六 计数器设计

计数器课程设计的设计总结一、课程目标知识目标：1. 学生能理解计数器的基本原理和功能，掌握计数器的使用方法。

2. 学生能够运用计数器进行100以内的数字加减运算，并正确读取结果。

3. 学生理解计数器在日常生活和数学运算中的应用价值。

技能目标：1. 学生通过操作计数器，提高动手操作能力和问题解决能力。

2. 学生能够运用计数器进行简单的数学运算，提升计算速度和准确性。

3. 学生通过小组合作，培养团队协作能力和沟通表达能力。

情感态度价值观目标：1. 学生对计数器产生兴趣，激发学习数学的热情。

2. 学生在操作计数器的过程中，培养耐心、细心的品质。

3. 学生认识到计数器在生活中的实际应用，体会数学与生活的紧密联系。

课程性质：本课程为数学学科的操作实践课程，旨在通过计数器的操作，帮助学生掌握100以内的数字加减运算，提高学生的动手操作能力和问题解决能力。

学生特点：二年级学生好奇心强，动手能力强，喜欢操作性的学习活动，但注意力集中时间较短，需要教师引导和激发。

教学要求：教师需注重学生的个体差异，关注动手操作的指导，通过趣味性和实践性的教学活动，提高学生的参与度和兴趣，确保课程目标的实现。

在教学过程中，将课程目标分解为具体的学习成果，以便进行后续的教学设计和评估。

二、教学内容本课程以《数学》二年级下册教材中“100以内的加法和减法”章节为基础，结合计数器操作实践，组织以下教学内容：1. 计数器的基本认识：介绍计数器的外观、结构及功能，让学生了解计数器在数学运算中的作用。

2. 计数器的使用方法：教授计数器的操作步骤，包括如何清零、如何进行加法和减法运算，以及如何读取结果。

3. 100以内的加法和减法运算：利用计数器进行100以内的数字加减运算，巩固学生对加法和减法的理解，提高运算速度和准确性。

4. 实践与应用：设计实际操作题，让学生运用计数器解决生活中的数学问题，体验数学与生活的紧密联系。

教学大纲安排如下：第一课时：认识计数器，学习计数器的使用方法。

数字电路与逻辑设计实验报告
（一）实验名称：显示计数器的设计。

（二）实验目的：熟悉同步、异步计数器的工作原理及应用。

掌握任意进制计数器的设计方法。

（三）实验内容：掌握双二-五-十进制计数器74LS390的功能。

利用74LS390设计一个模18的计数器,使用555定时器产生计数脉冲信号，计数结果用数码管显示。

利用示波器观察CP、1QA、1QB、1QC、1QD、2QA的波形，并在报告中绘制。

（四）模拟电路上的运行结果：
（五）心得体会：
此次计数器的有关实验，不仅帮我巩固了计数器相关方面的知识，而且让我懂得和体会到了计数器功能测试的方法，并且也掌握了一些计数器的设计方法。

与此同时，还让我熟悉了同步、异步计数器的工作原理和应用。

虽然刚开始的时候还是遇到了一些难于解决的问题，但最后经过老师的讲解和自己大胆的尝试操作后，最终问题都迎刃而解了。

（六）思考题解答：。

计数器设计实验报告《计数器设计实验报告》一、实验的开始：充满好奇与期待“哇，计数器设计实验听起来就超酷的！”我兴奋地对同桌说。

就像要去探索一个神秘的宝藏，我心里充满了好奇。

那天，阳光透过窗户洒在实验桌上，好像也在为我们的实验加油助威。

老师把实验器材一一摆出来的时候，我眼睛都放光了，感觉像是打开了一个装满魔法道具的盒子。

比如那些五颜六色的导线，就像彩虹的碎片落在桌上。

同桌也很激动，他搓着手说：“这肯定很有趣，就像搭积木一样。

”这让我更加迫不及待地想要开始了。

这时候，我就想啊，生活中的很多事情不就像这个实验吗？充满未知，只要我们带着好奇和期待去探索，就会有不一样的收获。

二、遇到困难：有点沮丧但不放弃“哎呀，这怎么弄啊？”我皱着眉头嘟囔着。

按照图纸接线的时候，我老是接错，计数器就是不工作。

旁边的小组已经有进展了，我心里那叫一个着急啊，就像热锅上的蚂蚁。

我对小组成员说：“我感觉我像个迷路的小蚂蚁，完全找不到方向了。

”这时组长拍了拍我的肩膀说：“别灰心，我们再仔细看看。

”他的话就像一阵小风吹散了我心头的乌云。

就像爬山的时候突然遇到陡峭的路段，虽然难走，但只要有人鼓励，就有勇气继续。

于是我们重新检查线路，一个一个接口地核对，每检查一个接口，都像是在黑暗中摸索着寻找那把能打开成功之门的钥匙。

三、小组合作：团结的力量真伟大“我发现问题了！”小组里的一个同学大喊一声。

就像黑暗中突然出现了一道亮光。

原来是有个小零件的连接松动了。

我们都围了过去，你一言我一语地讨论起来。

“看，就是这里，差点就被我们忽略了。

”另一个同学说道。

我笑着说：“还好我们是一个小组，人多力量大啊。

”这就像一群小蜜蜂一起建造蜂巢，每个小蜜蜂都有自己的任务，缺了谁都不行。

大家齐心协力把零件重新接好，计数器开始有反应了，那一瞬间，我们都欢呼起来，那种喜悦就像在一场比赛中获得了冠军一样。

我深深感受到，在困难面前，大家团结在一起，就没有克服不了的难关，就像很多根小木棍绑在一起，就变得很结实。

计数器实验报告实验报告：计数器的设计与实现一、实验目的本实验旨在通过设计一个基本的计数器电路，理解和掌握数字逻辑电路的基本原理和设计方法，锻炼学生的逻辑思维能力和实际动手能力。

二、实验原理计数器是数字逻辑电路中常见的一个基本组件。

在本次实验中，我们设计了一个4位二进制计数器，它由四个D触发器和一些逻辑门组成。

D触发器是一种最常用的锁存器，具有一位输入端D和一位输出端Q，输入端的数值在时钟脉冲到达时被锁存到输出端。

三、实验器材与仪器1. 基于FPGA的实验平台2. Xilinx ISE设计软件四、实验步骤1. 打开Xilinx ISE设计软件，并创建一个新项目。

2. 在工程目录下新建一个源文件，并输入计数器的Verilog代码。

3. 设计一个时钟脉冲模块，控制时钟信号的频率。

4. 在源文件中实例化四个D触发器，将输入端和时钟信号连接。

5. 修改约束文件，将FPGA芯片的引脚与D触发器的输出端连接。

6. 点击“综合”按钮生成综合后的电路网表。

7. 点击“实现”按钮生成位文件。

8. 点击“下载”按钮将位文件下载到FPGA开发板上。

五、实验结果与分析经过以上实验步骤，我们成功地设计并实现了一个4位二进制计数器。

通过按下开发板上的复位按钮，可以将计数器的数值清零。

然后，每次按下计数按钮，计数器的数值就会加一，直到达到最大值时（1111），会自动循环回零。

在实际操作中，我们发现计数器的数值变化非常迅速，并且在达到最大值后会很快重新开始计数。

这是因为计数器的时钟频率相当高，每个时钟周期只需要几十纳秒的时间，所以人眼很难看到数值的变化。

此外，计数器的计数范围是0到15，即使用4位二进制表示，所以数值只会在0和15之间循环。

六、实验总结通过本次实验，我对数字逻辑电路的设计和实现有了更深入的理解。

计数器作为一个基本组件，它在各个数字系统中都有着广泛的应用。

通过学习和实践，我进一步掌握了Verilog语言的使用方法，提高了自己的电路设计能力。

实验六Ｖerilog设计分频器/计数器电路一、实验目的1、进一步掌握最基本时序电路的实现方法;2、学习分频器/计数器时序电路程序的编写方法；３、进一步学习同步和异步时序电路程序的编写方法。

二、实验内容1、用Verｉlog设计一个10分频的分频器,要求输入为cｌocｋ（上升沿有效)，reseｔ（低电平复位）,输出clocｋout为4个clock周期的低电平，4个ｃlｏcｋ周期的高电平）,文件命名为fｅnｐinｑｉ10。

v.2、用Verilｏg设计一异步清零的十进制加法计数器,要求输入为时钟端ＣLＫ（上升沿）和异步清除端CLＲ（高电平复位），输出为进位端C和4位计数输出端Q,文件命名为ｃouｔe ｒ1０．v。

3、用Verilog设计８位同步二进制加减法计数器,输入为时钟端ＣLK(上升沿有效)和异步清除端CLR(低电平有效)，加减控制端ＵＰDOWN,当UPDOＷＮ为1时执行加法计数，为0时执行减法计数;输出为进位端Ｃ和8位计数输出端Ｑ,文件命名为coutｅr8.v。

4、用VEＲILＯG设计一可变模数计数器，设计要求：令输入信号M１和Ｍ0控制计数模,当M1M0=00时为模1８加法计数器；M1M０=0１时为模4加法计数器；当M1M0=１0时为模12加法计数器；M1M0=1１时为模6加法计数器，输入cｌk上升沿有效，文件命名为mcouｔ5。

ｖ。

5、ＶｅriｌogHＤL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，ＣLＫ是时钟输入端，上升沿有效;ENA是时钟使能控制输入端，高电平有效,当ENA=1时，时钟CＬK才能输入;ＣＬR是复位输入端，高电平有效,异步清零；Ｑ［３．。

0］是计数器低4位状态输出端，Q[7.．0]是高4位状态输出端；ＣＯUT是进位输出端.三、实验步骤实验一：分频器1、建立工程2、创建Veｒilog HDＬ文件3、输入10分频器程序代码并保存4、进行综合编译5、新建波形文件6、导入引脚7、设置信号源并保存8、生成网表9、功能仿真10、仿真结果分析由仿真结果可以看出ｃlockoｕｔ输出５个ｃloｃｋ周期的低电平和5个clock的高电平达到10分频的效果，设计正确。

实验六Verilog设计分频器/计数器电路一、实验目的1进一步掌握最基本时序电路的实现方法；2学习分频器/计数器时序电路程序的编写方法；3进一步学习同步和异步时序电路程序的编写方法。

二、实验内容1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为5个clock周期的低电平，5个clock周期的高电平），文件命名为fenpinqi10.v。

2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。

3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。

4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。

5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。

三、实验步骤：第一个实验：1、打开QuartusII，新建一个工程f_fenpinq10yjq2、新建一个Verilog HDL文件3、输入程序：module fenpinqi10(clk,reset,clkout);input clk,reset;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clk , negedge reset)beginif(!reset)begin clkout<=0;cnt<=0;endelse if(cnt==4)begin cnt<=0;clkout<=~clkout;endelse cnt<=cnt+1;endendmodule4、设置顶层实体名(点settings>general >下拉选fenpinqi10)5、编译6、执行file>Create/Update>Create Symbol Files for Current Flie为VHDI设计文件生成原件符号7、建立波形文件8、导入引脚9、仿真结果如下：总结：仿真结果与实验一的题意相符，所以仿真正确。

实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。

2．掌握用JK触发器设计同步计数器。

二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。

⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。

通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。

②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。

③按照题意列出电路的状态转换表或画出电路的状态转换图。

通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。

⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。

②合并等价状态，使电路的状态数最少。

⑶状态分配①确定触发器的数目n。

因为n个触发器共有n2种状态组合，所以为获得时序电路所需的M个状态，必须取1≤2-n＜nM2②给每个电路状态规定对应的触发器状态组合。

⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。

②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。

⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。

②通过修改逻辑设计加以解决。

⑺设计步骤简图图3 设计步骤简图2、按实验内容设计逻辑电路画出逻辑图。

设计思路详情见第六部分。

电路图如下：四、实验原理1．计数器的工作原理递增计数器----每来一个CP ，触发器的组成状态按二进制代码规律增加。

递减计数器-----按二进制代码规律减少。

双向计数器-----可增可减，由控制端来决定。

2．集成J-K 触发器74LS73 ⑴ 符号：图1 J-K 触发器符号 ⑵ 功能：表1 J-K 触发器功能表 CP J K n Q 1 n Q 功能 ↓ ↓ 0 0 0 0 保持0 0 1 1 ↓ ↓ 0 1 0 0 清零0 1 1 0 ↓ ↓ 1 0 0 1 置位1 0 1 1 ↓ ↓1 1 0 1 翻转111⑶ 状态转换图：图2 J-K 触发器状态转换图 ⑷ 特性方程：n n n Q K Q J Q +=+1 ⑸ 注意事项：① 在J-K 触发器中，凡是要求接“1”的，一定要接高电平（例如5V ），否则会出现错误的翻转。

实验六计数器设计
08信息安全1班葛欣明20080830105
一、实验内容
1、设计一个同步的十进制加计数器，状态为0→1→2→3→4→5→6→7→8
→9→0…，带清零端。

2、用上面设计的十进制计数器打包，设计一个三位的十进制计数器，具体
进制为本人学号前加1(如学号为1 号，则设计一个101 进制的计数器），下载验证要求用七段数码管显示。

二、设计思想
（1）.以卡诺图连线：
QD*=QD’
QC*=QA’*QC’*QD+QC*QD’
QB*=QB’*QC*QD+QB*QC*QD’+QB*QC’
QA*=QA*QD’+QB*QC*QD
（2）.以十进制计数器为基础，前一个计数器完成一个完整的10进制计数周期后，rco输出一个高电平，作为下个计数器的时钟信号。

依此类推，当第一个计数器到达4同时第三个计数器到达1时，也就是计数器到达102时，自动清零，实现105位计数器。

三、实验电路
10进制加计数器
四、波形仿真
五、实验总结
经过本次试验，进一步的了解了由卡诺图对电路的数据，也学会了在调试中发现电路的错误。

重新熟悉了逻辑电路的设计。