实验四 集成触发器

计数器的设计实验报告篇一：计数器实验报告实验4 计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。

根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。

根据计数的增减趋势，又分为加法、减法和可逆计数器。

还有可预置数和可编程序功能计数器等等。

目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。

使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

1、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。

图5－9－1 CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3 —计数器输入端Q0、Q1、Q2、Q3 —数据输出端CR—清除端CC40192的功能如表5－9－1，说明如下：表5－9－1当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。

当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。

当CR为低电平，LD为高电平时，执行计数功能。

执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。

执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。

加法计数表5－9－减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。

数字逻辑与数字系统设计实验报告——D、JK触发器与广告流水灯异步时序电路VHDL语言仿真学院电子工程学院班级卓越001012班学号 00101201一．实验目的1.了解集成触发器的工作原理。

2.对Quartus II 软件使用操作有初步的了解，能用该软件进行简单的VHDL语言编程与功能仿真3、掌握VHDL设计实体的基本结构及文字规则。

二．实验仪器1.计算机一台2.万用表一块3.直流稳压电源一台4.数字电路实验板一台（含cyclone—II FPGA芯片）5.数据下载线，JTAG连接线若干三．实验内容用VHDL代码输入的方法设计以下三个电路功能，并进行全程编译，执行功能和时序仿真。

1.用VHDL语言描述D触发器功能。

2.用VHDL语言描述JK触发器功能。

3.用VHDL语言描述以下功能：用双D触发器74LS74和与非门74LS00设计一个广告流水灯同步时序电路，广告流水灯有四个灯，这四个灯始终是一暗三明且暗灯循环右移，其状态图如图5-11所示，图中¤表示灯亮，◎表示灯暗。

四．实验数据记录与处理1. D触发器1）VHDL语言library ieee;use ieee.std_logic_1164.all;entity Dflipflop isport(D,clock :in std_logic;Q :out std_logic);end Dflipflop;architecture behavior of Dflipflop isbeginProcess (clock)beginif clock'event and clock='1' thenQ<=D;end if;end process;end behavior;2）功能仿真建立波形文件，功能仿真结果如下：3）时序仿真建立波形文件，时序仿真结果如下：2.JK触发器1）VHDL语言LIBRARY ieee ;USE ieee.std_logic_1164.all ;ENTITY jkflipflop ISPORT ( Clock : IN STD_LOGIC ;J,K : IN STD_LOGIC ;Q : OUT STD_LOGIC) ;END jkflipflop ;ARCHITECTURE Behavior OF jkflipflop ISSIGNAL Q1: STD_LOGIC ;BEGINPROCESS ( Clock )BEGINIF Clock'EVENT AND Clock = '1' THENQ1 <= (J AND NOT Q1)OR(NOT K AND Q1);END IF ;Q <= Q1;END PROCESS ;END Behavior ;2）功能仿真建立波形文件，功能仿真结果如下3）时序仿真建立波形文件，时序仿真结果如下：3. 广告流水灯1）VHDL语言LIBRARY ieee ;USE ieee.std_logic_1164.all ;ENTITY fd2 ISPORT ( Clock : IN STD_LOGIC ;Q : OUT STD_LOGIC);END fd2 ;ARCHITECTURE Behavior OF fd2 ISSIGNAL D : STD_LOGIC ;BEGINPROCESS ( Clock )BEGINIF Clock'EVENT AND Clock = '1' THEND <= NOT D ;END IF ;Q <= D;END PROCESS ;END Behavior ;LIBRARY ieee ;USE ieee.std_logic_1164.all ;PACKAGE fd2_package ISCOMPONENT fd2PORT ( Clock : IN STD_LOGIC ;Q : OUT STD_LOGIC);END COMPONENT ;END fd2_package;LIBRARY ieee ;USE ieee.std_logic_1164.all ;LIBRARY work ;USE work.fd2_package.all;ENTITY fd4 ISPORT ( Clock : IN STD_LOGIC ;Q0,Q1 : OUT STD_LOGIC); END fd4 ;ARCHITECTURE Structure OF fd4 ISSIGNAL W : STD_LOGIC ;BEGINS0: fd2 PORT MAP( CLOCK, W );Q0 <= W;S1: fd2 PORT MAP( W, Q1 );END Structure ;LIBRARY ieee ;USE ieee.std_logic_1164.all ;PACKAGE fd4_package ISCOMPONENT fd4PORT ( Clock : IN STD_LOGIC ;Q0,Q1 : OUT STD_LOGIC);END COMPONENT ;END fd4_package;LIBRARY ieee ;USE ieee.std_logic_1164.all ;LIBRARY work ;USE work.fd4_package.all;ENTITY liushuideng ISPORT ( Clock : IN STD_LOGIC ;Q0,Q1 : OUT STD_LOGIC ;L : OUT STD_LOGIC_VECTOR(0 TO 3)); END liushuideng ;ARCHITECTURE Structure OF liushuideng ISSIGNAL W0,W1 : STD_LOGIC ;BEGINS0: fd4 PORT MAP( CLOCK, W0, W1 );Q0<= W0;Q1<= W1;L(0)<= (NOT W0) OR (NOT W1);L(1)<= W0 OR (NOT W1);L(2)<= (NOT W0) OR W1;L(3)<= W0 OR W1;END Structure ;2）功能仿真建立波形文件，功能仿真结果如下3）时序仿真建立波形文件，时序仿真结果如下：希望以上资料对你有所帮助，附励志名3条：1、积金遗于子孙，子孙未必能守；积书于子孙，子孙未必能读。

深圳大学实验报告课程名称：数字电路实验项目名称：集成触发器功能测试及转换学院：专业：指导教师：报告人：学号：班级：实验时间：实验报告提交时间：教务处制一、实验目的：1.熟悉并掌握RS、D、JK触发器的构成，工作原理和功能测试方法；2.掌握不同逻辑功能触发器的相互转换；3.常我三态触发器和锁存器的功能及使用方法；4.学会触发器、三态触发器、锁存器的应用。

二、实验仪器：1.双踪示波器2.RXS-1B数字逻辑电路实验箱3.器件74LS74 双上升沿D触发器74LS76 双下降沿JK触发器三、实验任务：任务一：维持-阻塞型D触发器功能测试双上升沿触发维持-阻塞D触发器74LS74的引脚排列图如图3-19所示。

图中SD，RD端异步置1端，置0端（或称异步位置，复位端）。

CP为时钟脉冲端。

试按下面步骤做实验：1.分别在SD，RD端加低电平，观察并记录Q,Q端的状态。

注意：当SD，RD端同时加低电平时，输出将为高电平，但是此事如果SD，RD端再同时加高电平，对应的输出状态是不确定的。

2.令SD，RD端为高电平，D端分别接入高、低电平，用手动脉冲作为CP，观察并记录当CP为0-1时Q端状态。

3.当SD=RD=1，CP=0（或CP=1），改变D端信号，观察Q端的状态是否变化？整理上述实验室据，将结果填入表3-5中。

4.令SD=RD=1，将D和Q端相恋，CP加入连续脉冲，用双踪示波器观察并记录Q相对于CP的波形。

表3-5D触发器74LS74功能表SD RD CP D Q Q0 1 X X 011 0 X X 011 1 0 011 1 1 01任务二：下降沿J-K触发器功能测试双J-K下降沿触发器74LS76芯片的引脚排列图如图3-20所示。

自拟实验步骤，测试器功能并将结果填入表3-6中。

表3-6 双J-K触发器功能测试SD RD CP J K Q Q0 1 X X X X1 0 X X X X1 1 0 X 01 1 1 X 01 1 X 0 11 1 X 1 1若令J=K=1时，CP端加入连续脉冲，用双踪示波器观察Q-CP波形，并于D触发器D和Q 端相连时观察到的Q端波形相比较，有何异同点？任务三：触发器功能转换1.将D触发器和J-K触发器转换成T触发器，列出表达式，画出实验连接图；2.接入连续脉冲，观察各触发器CP及Q端波形，比较两者关系；3.自拟实验数据表并填写之。

触发器一、实验器材（设备、元器件）:1，数字、模拟实验装置（1台）； 2，数字电路实验板（1块）；3，74LS10、74LS00、74LS153、74LS74、74LS76芯片； 4，双踪示波器（1台）； 5，函数信号发生器（1台）。

二、实验内容及目的：1，学习触发器逻辑功能的测试方法； 2，掌握集成触发器的逻辑功能；3，学习J —K 触发器和D 触发器的功能测试。

三、实验步骤：1、设计一个三人表决器（用74LS10和74LS00实现）74LS00是集成了四个单元的三输入端、一个输出端口的与非门，74LS10是集成了三个单元的三输入端、一个输出端口的与非门。

由三人表决器真值表得出其输出表达式为：CA BC AB ∙∙。

故右用74LS10和74LS00实现三人表决器连接。

2，设计一个三人表决器（用74LS153实现）74LS153是集成了两个单元的四选一数据选择器。

对三人表决器的表达式为ABC C AB C B A BC A F +++=，分析表达式知该逻辑函数含有三个逻辑变量，可选其中的两个（A ，B ）作为数据选择器的地址输入变量，一个（C ）作为数据输出变量。

则3210ABD D B A BD A D B A Y +++=，将逻辑函数F 整理后与Y 比较可得：1,,,03210====D C D C D D 。

故可实现用74LS153完成三人表决器。

3，基本R —S 触发器功能测试基本R —S 触发器是由两个与非门交叉耦合组成，当1==D D S R 时，两个与非门的工作都尤如非门，Q 接至与非门2G 的输入，使2G 输出为Q ；Q 接至与非门1G 的输入，使1G 输出为Q 。

故实验时用74LS00搭出R —S 触发器电路，R 、S 分别接逻辑开关，Q 、Q 分别接LED 灯，按其功能真值表验证R —S 触发器的功能。

4，用74LS10实现三人抢答器的设计根据三个抢答器的原理及R —S 触发器原理，及74LS10是集合了三个单元的三输入与非门，故可将三个与非门的一个输入作为三人抢答器的输入，三个与非门的其余两个输入端连接另外两个与非门的输出端，三个与非门输出端作为三个抢答器的输出。

触发器实验报告一、实验目的本次实验的主要目的是深入理解触发器的工作原理和功能，通过实际操作和观察，掌握触发器在数字电路中的应用，以及其对信号的存储和转换作用。

二、实验原理触发器是一种具有记忆功能的基本逻辑单元，能够在时钟脉冲的作用下存储二进制数据。

常见的触发器类型包括 D 触发器、JK 触发器和SR 触发器等。

D 触发器在时钟脉冲的上升沿（或下降沿）将输入的数据传送到输出端。

JK 触发器则根据输入的J、K 信号和时钟脉冲来改变输出状态。

SR 触发器则由置位（S）和复位（R）信号控制输出。

三、实验设备与材料1、数字电路实验箱2、示波器3、集成电路芯片（如 74LS74、74LS112 等）4、导线若干四、实验步骤1、 D 触发器实验将 74LS74 芯片插入实验箱的插槽中。

按照芯片引脚图连接电路，将 D 输入端连接到逻辑电平开关，时钟输入端连接到脉冲信号源，输出端 Q 和 Q'连接到发光二极管。

改变D 输入端的电平，观察在时钟脉冲作用下输出端的状态变化。

2、 JK 触发器实验插入 74LS112 芯片。

连接电路，将 J、K 输入端连接到逻辑电平开关，时钟输入端连接到脉冲信号源，输出端连接到发光二极管。

改变 J、K 输入端的电平组合，观察在时钟脉冲作用下输出端的状态变化。

3、 SR 触发器实验选取合适的 SR 触发器芯片，如 74LS279。

按照引脚图连接电路，将 S、R 输入端连接到逻辑电平开关，输出端连接到发光二极管。

改变 S、R 输入端的电平，观察输出端的状态变化。

五、实验结果与分析1、 D 触发器当 D 输入端为高电平时，在时钟脉冲的上升沿，输出端 Q 变为高电平，Q'变为低电平；当D 输入端为低电平时，在时钟脉冲的上升沿，输出端 Q 变为低电平，Q'变为高电平。

这表明 D 触发器能够在时钟脉冲的控制下，将输入的数据准确地传输到输出端。

2、 JK 触发器当 J=1，K=0 时，在时钟脉冲的作用下，输出端 Q 置位为高电平；当 J=0，K=1 时，输出端 Q 复位为低电平；当 J=K=0 时，输出端保持原状态不变；当 J=K=1 时，输出端在时钟脉冲作用下翻转。

姓名：xxxxxxxxxxxxxxx学号：xxxxxxxxxx .学院：计算机与电子信息学院专业：计算机类.班级：xxxxxxxxxxxxxxxxxx时间：2019年10月18 日.指导教师：xxxxxxxx .实验名称：集成触发器及应用.一、实验目的1、掌握RS、JK、D触发器的基本逻辑功能测试方法；2、掌握时序电路的设计；二、实验原理触发器是构成时序电路的基本逻辑单元。

它具有两个稳定状态，即“0”状态和“1”状态。

只有在触发信号作用下，才能从原来的稳定状态转变为新的稳定状态。

因此触发器是一种具有记忆功能的电路，可作为二进制存储单元使用。

触发器种类很多，按其功能可分为基本RS触发器、JK触发器、D触发器和T触发器等；按电路的触发方式又可分为电位触发器型、主从型、维阻型、边沿触发器型等。

基本RS触发器是各种触发器中最基本的组成部分，它能存贮一位二进制信息，但有一定约束条件。

例如用与非门组成的RS触发器的R'、S'不能同时为“0”，否则当R’、S’端的“0”电平同时撤销后，触发器的状态不定。

因此只R'=S'=0的情况不允许出现，也就是RS=0约束条件。

基本RS触发器的用途之一是作无抖动开关。

例如在图4-1所示的电路中，当开关S 接通时，由于机械开关在扳动的过程中，存在接触抖动，使得F点电压从+5V直接跃降到0V一瞬间（几十毫秒），会发生多次电压抖动，相当产生连续多个脉冲信号。

如果利用这种电路产生的信号去驱动数字电路，则可能导致电路发生误动作。

图4-1这在某些场合是绝对不允许的，为了消除机械开关的抖动，可在开关S与输入端A之间接入一个RS触发器（见图4-2所示）,就能使F端产生很清晰的阶跃信号。

那么这种带RS触发器的开关通常称为无抖动开关（或称为逻辑开关）。

而把有抖动的开关称为数据开关。

图4-2TTL集成触发器主要有三种类型：锁存器、D触发器和JK触发器。

锁存器是电位型触发器。

实验四触发器及其应用 The following text is amended on 12 November 2020.实验四触发器及其应用一、实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。

1.基本RS触发器图4－1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。

基本RS触发器具有置“0”、置“1”和“保持”三种功能。

通常称S 为置“1”端，因为S＝0（R＝1）时触发器被置“1”；R为置“0”端，因为R＝0（S ＝1）时触发器被置“0”，当S＝R＝1时状态保持；S＝R＝0时，触发器状态不定，应避免此种情况发生。

基本RS触发器。

也可以用两个“或非门”组成，此时为高电平触发有效。

触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。

本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。

引脚功能及逻辑符号如图4-2所示。

JK触发器的状态方程为Q n+1＝J Q n＋K Q nJ和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。

Q与Q为两个互补输出端。

通常把 Q＝0、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。

图4－2 74LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表4－2表4－2注：×—任意态↓—高到低电平跳变↑—低到高电平跳变Q n（Q n）—现态 Q n+1（Q n+1 ）—次态φ—不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。

实验四集成触发器实验时间：实验时数：2学时实验目的：掌握触发器的性质，及触发器逻辑功能，触发方式；掌握触发器电路的测试方法；了解不同逻辑功能的触发器相互转换的方法。

实验器材：1．数字实验箱2．74LS00 二输入端四与非门2片CC4027 双上升沿J-K触发器1片实验原理：1．基本RS触发器原理图：实验难点：灵活运用不同逻辑功能的触发器进行相互转换。

2．CC4027 （双上升沿J-K触发器）引脚图：3．触发器的转换实验内容：1．用74LS00芯片中的两个双输入与非门构成一个基本RS触发器，在基本触发器R、S输入端加入不同的逻辑电平，记录其输出Q、Q’状况，验证其逻辑功能。

2．验证JK触发器的逻辑功能，自制表格记录数据，并分析JK端加入不同的逻辑电平时的逻辑功能。

CP端加单脉冲。

3．将JK触发器转换成T触发器和D触发器，画出连线图，以表格记录数据，验证其逻辑功能。

实验重点：各种触发器的逻辑功能及使用方法。

实验五计数、译码、显示电路实验时间：实验时数：4学时实验目的：熟悉常用中规模计数器的逻辑功能；掌握常用时序电路分析、设计及测试方法；掌握计数、译码、显示电路的工作原理及其应用；训练独立进行试验的技能。

实验器材：1．数字实验箱2．74LS00 二输入端四与非门2片74LS90 异步二—五—十进制计数器1片CC4027 双上升沿J-K触发器2片74LS48 显示译码器2片共阴极七段显示器2片实验原理：1．74LS90（异步二—五—十进制计数器）引脚图：构成任意进制计数器原理图：2．74LS290、74LS247及546R构成的计数、译码、显示实验如图：实验内容：1．用JK触发器构成异步二进制计数器，画出电路连接图，测试逻辑功能，并自制表格进行记录。

其中CP端选用手动单脉冲。

2．用74LS290构成8421 BCD码的十进制计数器，输出经74LS247 BCD—七段译码器/驱动器驱动546R七段显示器，用秒脉冲源信号作计数脉冲，观察显示器的变化，验证8421 BCD计数器的计数功能。