集成电路常用器件版图
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集成电路设计3-版图设计
它涉及到将电路元件和连接线转化为 几何图形，这些图形定义了半导体制 造过程中需要制造的结构。
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
THANKS FOR WATCHING
感谢您的观看
04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
THANKS FOR WATCHING
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04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
集成电路版图设计 ppt课件
(b)
图8.3 交叠的定义
表8.5 TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠
表 16.5 T SM C _0.35μ m C M O S 工 艺 版 图 各 层 图 形 之 间 最 小 交 迭
N _ w e ll A c tiv e P o ly P _ l\p lu s_ se le c t/N _ p lu s_ se l ect C o n ta c t M e ta l1 V ia 1 M e ta l2 E le c tro d e V ia 2 M e ta l3
MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width) 和栅指数(gates)。
栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最 小值为2lambda=0.4μm。
栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为 3 lambda=0.6μm。
201010233636cmos差动放大器单元电路设计版图的过程vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图716画l型金属线作地线图717画出两只mcs3并将它们的栅漏和源极互连201010233737vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图718画出两只mn1并将它们的栅漏和源极互连cmos差动放大器单元电路设计版图的过程201010233838图719依次画出r1并联的两只msf1和并联的两只mcf1以及偏压等半边电路版图vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outoutcmos差动放大器单元电路设计版图的过程201010233939cmos差动放大器单元电路设计版图的过程vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图720通过对图819中半边版图对x轴作镜像复制形成的完整版图201010234040在正式用cadence画版图之前一定要先构思也就是要仔细想一想每个管子打算怎样安排管子之间怎样连接最后的电源线地线怎样走
集成电路版图设计(适合微电子专业)
①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图
图
版图设计
12
举例：
功能描述 x=a’b+ab’ 的逻辑图
13
CMOS与非门的电路图
14
场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
15
版图设计就是按照线路的要求和一定 的工艺参数，设计出元件的图形并进行排 列互连，以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形，称为版图或工艺 复合图。 版图设计是制造IC的基本条件，版图 设计是否合理对成品率、电路性能、可靠 性影响很大，版图设计错了，就一个电路 也做不出来。若设计不合理，则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
23
要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种，管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时，压焊点的面积只 需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝 球焊需125μm ×125μm，金丝球焊牢固 程度高，金丝在靠近硅片压点处是垂直 的，可压到芯片纵深处(但必须使用温度 SiO2纯化层)，使用起来很灵活。
数字集成电路基本单元与版图
5. E区：Vi Vdd +Vtp PMOS截止， NMOS导通。
Vdsn = 0 |Vdsp| = Vdd Idsp = 0
等效电路如图所示。
转移特性（续）
综合上述讨论，CMOS反相器的转移特性和稳态支路电流如图
所示。
Vo
Id s n
AB Vd d
Vo
D
Eபைடு நூலகம்
C
0
Vtn
Vdd Vdd+Vtp Vdd
-
Vtn )2
n
n t ox
Wn Ln
称之为NMOS平方率跨导因子。
PMOS等效于非线性电阻：
Isdp
=
p[(Vi
-
Vdd
-
Vtn
)
( Vo
-
Vdd
)
-
1 2
(Vo
-
Vdd
)]
p
p Wp tox Lp
称之为PMOS平方率跨导因子。
在Idsn的驱动下，Vdsn自Vdd下降, |Vdsp|自0V开始上升。等效电路如图所 示。
Is-s= 0
Vi = Vdd (I = 1) Vo = 0
(O=0)
Pdc= 0
从一种状态转换到另一种状态时，有：
(I = 0) (I = 1) (I =1) (I = 0)
Is-s 0 Ptr 0
转移特性（续）
对于模拟信号，CMOS反相器必须工作在B区和D 区之间，反相器支路始终有电流流通， 所以
Is-s> 0， Pdc> 0 。
[3]. CMOS反相器的瞬态特性
研究瞬态特性与研究静态 特性不同的地方在于必须考虑 负载电容（下一级门的输入电 容）的影响。
Vdsn = 0 |Vdsp| = Vdd Idsp = 0
等效电路如图所示。
转移特性（续）
综合上述讨论，CMOS反相器的转移特性和稳态支路电流如图
所示。
Vo
Id s n
AB Vd d
Vo
D
Eபைடு நூலகம்
C
0
Vtn
Vdd Vdd+Vtp Vdd
-
Vtn )2
n
n t ox
Wn Ln
称之为NMOS平方率跨导因子。
PMOS等效于非线性电阻：
Isdp
=
p[(Vi
-
Vdd
-
Vtn
)
( Vo
-
Vdd
)
-
1 2
(Vo
-
Vdd
)]
p
p Wp tox Lp
称之为PMOS平方率跨导因子。
在Idsn的驱动下，Vdsn自Vdd下降, |Vdsp|自0V开始上升。等效电路如图所 示。
Is-s= 0
Vi = Vdd (I = 1) Vo = 0
(O=0)
Pdc= 0
从一种状态转换到另一种状态时，有：
(I = 0) (I = 1) (I =1) (I = 0)
Is-s 0 Ptr 0
转移特性（续）
对于模拟信号，CMOS反相器必须工作在B区和D 区之间，反相器支路始终有电流流通， 所以
Is-s> 0， Pdc> 0 。
[3]. CMOS反相器的瞬态特性
研究瞬态特性与研究静态 特性不同的地方在于必须考虑 负载电容（下一级门的输入电 容）的影响。
第14章集成电路版图设计PPT课件
• 完成一个反相器的版图设计
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版图设计中的相关主题
1. Antenna Effect 2. Dummy 的设计 3. Guard Ring 保护环的设计 4. Match的设计
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层次表示 含义
Nwell
N阱层
Active
N+或P+有源 区层
Poly 多晶硅层
Contact 接触孔层
Metal Pad
金属层
焊盘钝化 层
标示图
15
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Hale Waihona Puke N阱设计规则编 描 述尺
目的与作用
号
寸
1.1 N阱最小宽 (1μ0m.) 保证光刻精度和器
• 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。 因此不同的工艺，就有不同的设计规则。
• 掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图
形尺寸与芯片上物理层的尺寸直接相关。
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13
版图几何设计规则
• 版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一 组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。
• 1.设计规则检查(DRC) • 2.版图寄生参数提取(LPE) • 3.寄生电阻提取(PRE) • 4.电气规则检查(ERC) • 5.版图与线路图比较程序(LVS)
集成电路版图基础-电容
电容具有隔直通交的 特性，即直流电不能 通过电容，交流电可 以。
02
电容在集成电路中的作用
信号传递与处理
信号传递
电容在集成电路中充当信号传递 的媒介，通过电容的充放电过程 ，实现信号的传递和放大。
信号处理
电容还可以用于信号处理，如滤 波、混频、调制解调等，以实现 信号的变换和提取。
电源滤波
电源滤波电容用于平滑电源波动，提 高电源的稳定性。
频率响应表示电容在不同频率下的 表现。
VS
在高频电路中，电容的频率响应特性 对于电路性能至关重要。不同频率下， 电容的阻抗和相位角会有所不同，这 会影响电路的滤波、放大和振荡等性 能。
06
电容的版图设计实例
数字电路中的电容设计
总结词
数字电路中的电容设计主要关注的是减小电容值和减小寄生效应。
详细描述
由于材料的热膨胀和热传导等物理性质，电容器的电容值会随着温度的变化而变化。温度系数越小，表示电容值受温度影响 越小，稳定性越好。
电压系数
电压系数表示电容值随电压变化的程度。
当电容器施加电压时，两极板间的距离会发生变化，从而导致电容值的变化。电压系数越小，表示电 容值受电压影响越小，稳定性越好。
频率响应
优化热设计
在布局电容时，应考虑散热问题， 合理安排电容的位置和方向，以 便更好地散热。
04
电容的制造工艺
薄膜淀积工艺
物理淀积
利用物理过程，如溅射、蒸镀等，将材料淀积在 衬底上形成薄膜。
化学气相淀积
通过化学反应，在衬底上生成固态薄膜。
液相淀积
利用溶液或熔融状态的材料，通过涂覆、旋涂等 方式在衬底上形成薄膜。
在数字电路中，电容主要用于存储电荷和提供滤波功能。为了减小电容值，通 常采用较薄的介质层和增加电极间距的方法。此外，为了减小寄生效应，应尽 量减小电极与连线之间的耦合电容。
第八章 数字集成电路基本单元及版图
§7.数字电路标准单元库设计简介
基本设计思想 用人工设计好的各种成熟的、优化的、 版图等高的单元电路，存储在一个单元数据 库中。根据用户的要求，把电路分成各个单 元的连接组合。通过调用单元库的这些单元， 以适当方式把它们排成几行，使芯片成长方 形，行间留出足够的空隙作为单元行间的连 线通道。利用EDA工具，根据已有的布局、 布线算法，可以自动布出用户所要求的IC。
TTL基本电路及版图实现
IC的版图设计已把电路与工艺融为一体，所以一般 较复杂的电路都是先设计实验电路（或单元电路）， 根据实验电路的测试结果获得有关电路功能和电路 参数的第一手资料。 掌握了这些资料，就可以根据元件的不同要求，在 设计中采取相应措施，保证电路达到设计目标。必 要时还要调整个别工艺或工艺参数。 当然设计出的版图要经过实践不断加以改进，一个 成熟的产品一般都要经过几次改版才行。
υ1
T3 Re2
负 载
v0 －
－
GND
TTL基本电路
（1）电路组成 该电路由三部分组成： 1）由双极型晶体管T1和电阻Rb1组成电路输入级。 2）由T2、Re2和Rc2组成中间驱动电路，将单端信号 υB2转换为双端信号υB3和υB4。 3）由T3、T4、Rc4和二级管D组成输出级。 （2）工作原理 输入为高电平时，输出为低电平。 输入为低电平时，输出为高电平。
CMOS反相器
瞬态特性
我们希望反相器的上升时间和下降时间近似相等，则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道 宽度的 n / p倍左右。 V (t)
i
+VDD 0 t Vo(t) +VDD 0.9VDD 0.1VDD 0
td tf tr
集成电路版图基础-电容
极板边缘处的电场分布不均匀，造成电容 的边缘效应，这相当于在电容里并联了一 个附加电容。
编辑ppt
13
由于集成电路中电容器上下极板交错 分布，面积不等，极板边缘效应更加 明显
为了减小边缘电容的影响，版图设计 中尽量不拆分电容
编辑ppt
14
关于实验
一次版图分析实验，三次版图设计实验 版图分析实验报告应有实验结果为分析所
编辑ppt
11
（3）叠层电容器
利用metal1或第二层多晶硅覆盖在 第一层多晶硅之上形成第三层极板， 增大电容值。
金属-多晶硅-扩散区电容
编辑ppt
12
3、电容值误差——边缘电容
理想平板电容器的电场线是直线，但实际 情况下，在靠近边缘地方的会发生弯曲， 越靠近边缘，弯曲越严重。称为极板边缘 效应。
编辑ppt
6
编辑ppt
7
2、MOS集成电路中常用的电容：
（1）扩散电容
单层多晶工艺使用的方法。淀积多晶硅前先掺 杂下电极板区域，再生长栅氧化层和淀积作上 电极的多晶硅
多晶硅-扩散区电容器；N阱电容
编辑ppt
8
N阱电容的优缺点
单位电容值大 电容值随上极板（多晶硅栅）上的
电压改变而改变
N阱与P型衬底之间形成平行极板， 产生寄生电容
集成电路版图基础 ——电容版图设计
光电工程学院 王智鹏
编辑ppt
1
一、电容概述
电容器，能够存储电荷的器件。 单位：法拉（F）
两块导电材料中间存在绝缘介质就会形成电容
编辑ppt
2
电容充电
编辑ppt
3
二、MOS集成电路中的电容器
MOS集成电路中的电容器几乎都是平板电 容器。平板电容器的电容表示式：
编辑ppt
13
由于集成电路中电容器上下极板交错 分布，面积不等，极板边缘效应更加 明显
为了减小边缘电容的影响，版图设计 中尽量不拆分电容
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14
关于实验
一次版图分析实验，三次版图设计实验 版图分析实验报告应有实验结果为分析所
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（3）叠层电容器
利用metal1或第二层多晶硅覆盖在 第一层多晶硅之上形成第三层极板， 增大电容值。
金属-多晶硅-扩散区电容
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12
3、电容值误差——边缘电容
理想平板电容器的电场线是直线，但实际 情况下，在靠近边缘地方的会发生弯曲， 越靠近边缘，弯曲越严重。称为极板边缘 效应。
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6
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2、MOS集成电路中常用的电容：
（1）扩散电容
单层多晶工艺使用的方法。淀积多晶硅前先掺 杂下电极板区域，再生长栅氧化层和淀积作上 电极的多晶硅
多晶硅-扩散区电容器；N阱电容
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8
N阱电容的优缺点
单位电容值大 电容值随上极板（多晶硅栅）上的
电压改变而改变
N阱与P型衬底之间形成平行极板， 产生寄生电容
集成电路版图基础 ——电容版图设计
光电工程学院 王智鹏
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1
一、电容概述
电容器，能够存储电荷的器件。 单位：法拉（F）
两块导电材料中间存在绝缘介质就会形成电容
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2
电容充电
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3
二、MOS集成电路中的电容器
MOS集成电路中的电容器几乎都是平板电 容器。平板电容器的电容表示式：
集成电路
VPT
qNbWBL 2 Si o
2
Nb:基区杂质浓度; WBL: 横向基区宽度; Si : 相对真空介电常数; 0 : 真空介电常数。
可求得最大耗尽层总厚度为：
X m ( X mE B X mC B ) max WBL
2 Si oVC E max qNb
较小βF，除了由于 垂直寄生PNP管的影响 外，主要是由它本身结 构的一些固有缺陷所造 成。
（1）其平均横向基区宽度WBL不可能很小
①发射区和集电区扩散孔掩模间的最小间距为：
DCE 2 0.8 X jC ( X mE B X mC B ) max X Gmin
XjC为NPN管集电结结深， XmE-B为最高工作电压下发射结耗尽层在基区内的宽度， XmC-B为最高工作电压下集电结耗尽层在基区内的宽度， ∆X为由光刻等工艺引起的线宽不确定度， Gmin为最坏情况下的最小间距。 当发射结空间电荷区和集电结空间电荷区相互碰上时, 即C-E穿通，穿通的电压公式为：
根据上述情况，假定有效横向基区宽度：
WbL 5.5um
比一般的NPN管的基区宽度几乎大一个数量级
（2）横向PNP管发射区掺杂浓度低, 有效发射区面积小等， 使其发射结注入效率低。以上边放大管的数据为例，则 横向PNP管的发射区和基区的薄层电阻：
RSE RSB
NPN
100 /
RSB RSepi
WBL 5.5um
代入得：
I cr
qAEL N b D pb WBL
1 (1.6 10 19 613 10 8 5 1015 11) 5.5 10 4
≌１００(uA)
横向PNP管的 F 在IC 100 uA左右就开始下降， 当I C 1mA 时， F已降到很小， 而且外延层的电阻率越高，I 解决大电流的办法 : a : 多个PNP管并联; b : 用P 深扩散来制作横向PNP管的发射区和集电区。
集成电路版图基本知识
Analog circuit layout
一、MOS器件的对称 性
1.把匹配器件相互靠近 放置
2.保持器件相同方向
3.增加虚拟器件提高对称性
4.共中心
5.器件采用指状交叉布线方式
NMOS W=5u L=2u:
NMOS W=5u L=12u
NMOS W=5u L=29u:
MOS晶体管
– 在物理版图中, 只要一条多晶硅跨过一个有 源区就形成了一个MOS晶体管, 将其S, G, D, B四端用连线引出即可与电路中其它元件连接.
MOS晶体管的电特性 – MOS晶体管是用栅电压控制源漏电流的器件, 重要的公式是萨方程(I-V方程):
IDS=k′•W/L•[(VG-VT-VS)2-(VG-VT-VD)2]
NWELL电阻 * 因为阱是低掺杂的, 方块电阻较大, 因此大阻值的电阻亦可以用阱来做
MOS管电阻 * 工作在线性区的MOS管可用作电阻 * 它是一个可变电阻, 其变化取决于各极电压的变化：
集成电容
电容 * 两端元件，电荷的容器——Q=CV * 最基本的无源元件之一，是电源滤波电路，
做源漏及阱或衬底连接区的注入属线2做金属连线封闭图形处保留铝版图流程nwell1版图流程activearea2版图流程polysilicon3版图流程activeareaimplant4版图流程contact5版图流程metal反相器版图与电原理图cmos工艺中的元件寄生二极管和三级管mos晶体管版图和结构nmos晶体管剖面图版图和结构pmos晶体管剖面图典型的mos管图形目前流行的ic结构及其版图特征目前流行最广泛的是si栅cmos电路主要是通信方面的电路
pmos
Vdd
W = 13u pmos L = 2u
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对器件的差异。 （2）匹配器件同方向性：不同方向的MOS
管在同一应力下载流子迁移率不同。
5.1 MOS器件常见版图画法
（3）匹配器件与周围环境一致：虚设器件， 避免刻蚀程度的不同。
5.1 MOS器件常见版图画法
（4）匹配器件使用同一单元：根器件法 对于不同比例尺寸的MOS管，尽量使用同一
5.4 二极管版图
利用二极管的反向击穿效应，可以用来做芯片 的ESD（Elctro-Static Discharge，静电释放） 保护。
二极管的反向击穿电压一般在6~8V，因此当 使用ESD时，下一级的最大电压也被嵌位在反 向击穿电压。
图7.26：梳状二极管。 用作ESD的二极管的面积较大，且画成环形结
集成电路版图设计与验证
第六章 集成电路常用器件版图
5.1 MOS器件常见版图画法
1、大尺寸MOS版图布局 大宽长比的晶体管：获得大的驱动能力。 单管布局：栅很长，寄生电阻增加，导致晶
体管各个位置的导通不同步。 指状交叉（finger）方式
将与非门 设计成指 状构造示 例
5.1 MOS器件常见版图画法
5.2 电阻常见版图画法
（3）高精度电阻版图设计方法之一：虚设器 件
对电阻精度及匹配要求较高的电路：基准电 路；运算放大器的无源负载。
首选多晶硅电阻。 虚设器件（Dummy Device）
5.2 电阻常见版图画法
在需要匹配的器件两侧或周围增加虚设器件， 防止边上的器件被过多的可是，引起不匹配。
（1）反相输出 I/O PAD
顾名思义，反相输出就是内部信号经反相 后输出。这个反相器除了完成反相的功能外， 另一个主要作用是提供一定的驱动能力。
（1）反相输出 I/O PAD
为防止触发CMOS 结构的寄生可控硅效应烧 毁电路，该版图采用了P+隔离环结构，并在 隔离环中设计了良好的电源、地接触。
5.6 焊盘版图
焊盘（pad）集成电路与外接环境之间的接口。 除了压焊块之外，焊盘还具有输入保护、内
外隔离、对外驱动等接口功能。 通常由最上层两层金属重叠而成。 图7.31，7.32
I/0 PAD 输入输出单元（补充）
承担输入、输出信号接口的I/O单元就不仅仅是压焊 块，而是具有一定功能的功能块。这些功能块担负 着对外的驱动，内外的隔离、输入保护或其他接口 功能。
敏感电路造成影响。 图7.27：通过P+接触孔吸收来自衬底的噪声。
5.5 保护环版图
2、防止闩锁效应 闩锁效应是由CMOS工艺中的计生效应引起
的，对电路可靠性非常重要，一旦发生闩锁， 不仅电路无法正常工作，还会因大电流引起 芯片过热，造成物理破坏。 图7.29：寄生效应电路。 图7.30：多数载流子保护环，吸收外来的多 数载流子，避免寄生三极管的发射极被正偏。
希望通过这样的输入电路，使集成电路内部 得到一个稳定、有效的信号，阻止外部干扰 信号进入内部逻辑。
输出单元
输出单元的主要任务是提供一定的驱 动能力，防止内部逻辑过负荷而损坏。 另一方面，输出单元还承担了一定的 逻辑功能，单元具有一定的可操作性。 与输入电路相比，输出单元的电路形 式比较多。
2、倒比管版图布局 管子的宽长比小于1 利用倒比管沟道较长，电阻较大的特点，可
以起到上拉电阻的作用。 应用：开机清零电路。
5.1 MOS器件常见版图画法
3、MOS器件的对称性 对称意味着匹配，是模拟集成电路版图布局
重要技巧之一。 包括器件对称、布局连线对称等。 （1）匹配器件相互靠近放置：减小工艺过程
单元进行复制组合，这样，加工的适配几率 就会减小。
5.1 MOS器件常见版图画法
（5）匹配器件共中心性：又称为四方交叉 在运算放大器的输入差分对中，两管的宽长
比都比较大。 采用四方交叉的布局方法，使两个管子在X轴
上产生的工艺梯度影响和Y轴上的工艺梯度影 响都会相互抵消。 将M1和M2分别分成两个宽度为原来宽度一 半的MOS管，沿对角线放置后并联。
ESD（Electrostatic discharge）
静电放电(ESD)引起的失效的原因主要有两 种：一种是电流过大而引起的热失效；一种 是由于过大的电压直接引起栅氧化层的击穿， 或者说是电失效。热失效是由于局部电流集 中而形成较大的热量，使器件局部金属互连 线熔化或芯片出现热斑。从而引起二次击穿。 电失效是由于保护不当．使较大的电压直接 加到脆弱的薄氧化层上，引起介质击穿或表 面击穿。
5.2 电阻常见版图画法
（1）离子注入电阻 采用离子注入方式对半导体掺杂而得到的电
阻。 可以精确控制掺杂浓度和深度，阻值容易控
制且精度很高。分为P+型和N+型电阻。 （2）多晶硅薄膜电阻 掺杂多晶硅薄膜电阻的放开电阻较大，是集
成电路中最常用到的一种电阻。
5.2 电阻常见版图画法
这些单元的一个共同之处是都有压焊块，用于连接 芯片与封装管座。为防止在后道划片工艺中损伤芯 片，通常要求I/O PAD的外边界距划片位置100µm 左右。
I/0 PAD 输入输出单元（补充）
任何一种设计技术的版图结构都需要焊盘 输入/输出单元（I/O PAD）。不论门阵 列、标准单元结构还是积木块结构，它们 的I/O PAD都是以标准单元的结构形式 出现，这些I/O PAD通常具有等高不等宽 的外部形状，各单元的电源、地线的宽度 和相对位置是统一的。
图7.35
5.9 静电保护
多数CMOS集成电路的输入端是直接接到栅上。而 悬浮的输入端很容易受到较高感应电位的影响。人 体的静电模型可以简化成对地的100 PF电容串联一 个1.5 kΩ的电阻，在干燥气氛下 可能在100 PF上 感应出较高的静电电位， 由于存储的能量与电位的 平方成正比，所以存储在人体等效电容中的能量很 大，约0.2毫焦耳。较高的静电电位和较高的能量会 引起CMOS电路的静电失效。
减小电容面积、提高电容值：叠层金属电容 器，即将多层金属平板垂直的堆叠在一起， 将奇数层和偶数层金属分别连在一起，形成 两个梳状结构的交叉。图7.21
PIP和MIM电容由于下极板与衬底距离较远， 寄生电容较小，精度较好。
5.3 电容版图设计
2、电容版图设计 一般电路对电容精度要求不高，因此通常电
构。
5.5 保护环版图
保护环（guard ring）是有N+型的接触孔或 P+型的接触孔转成环状，将所包围的器件与 环外的器件隔离开来，所以叫做保护环。
保护环的作用：隔离噪声，保护敏感电路不 受外界干扰；防止闩锁效应。
5.5 保护环版图
1、隔离噪声 模拟电路的噪声一般来自衬底，噪声源会对
对于既有精度要求，又有匹配要求的电阻， 可以将这两个电阻交互排列放置。图7.16
5.2 电阻常见版图画法
（3）高精度电阻版图设计方法之二：电阻单 元的复用
与MOS管类似，电阻也最好使用某一单元进 行利用，通常选取一段宽度长度合适，受工 艺影响、温度影响总体性能较优的一段电阻 作为通用电阻，然后通过串联、并联，获得 其他阻值的电阻。图7.17
容是最后设计的。 图7.22，“比例电容版图”：两个电容进行
匹配。将较小的电容放置中心位置，以保证 周围环境一致性。
5.4 二极管版图
集成电路中普遍存在二极管。 psub-nwell二极管：P型衬底和N阱之间存在
二极管。为了保证所有的二极管反偏，需要 将衬底接低电位，N阱接高电位。 Sp-nwell二极管：N阱和N阱中的P+扩散区形 成的二极管。
பைடு நூலகம்
输入单元
输入单元主要承担对内部电路的保 护，一般认为外部信号的驱动能力足 够大，输入单元不必具备再驱动功能。 因此，输入单元的结构主要是输入保 护电路。
输入单元版图
单二极管、电阻电路
双二极管、电阻电路
输入单元
从版图可以看到，这样的一个简单电路，其 版图形式比我们在前面看到的门阵列版图复 杂了许多。这样的版图设计不仅仅是考虑了 电路所要完成的功能，而且充分地考虑了接 口电路将面对的复杂的外部情况，考虑了在 器件物理结构中所包含的寄生效应。
5.8 连线
多晶硅：电阻率较大，可以作为数字电路门 内部连线，或者在小模块内作为近距离连线。
金属AL：既可以在小模块内部使用，也可以 作为模块间的连线。
1、金属线的宽度：要考虑工艺允许的最大电 流密度，防止流过金属的电流过大。
合并单元后，金属线加宽，可以使用多层金 属重叠。
5.8 连线
（2）阱电容 多晶硅和阱之间形成电容 下极板与衬底之间存在寄生电容，精度不高。 （3）PIP电容 多晶硅-二氧化硅-多晶硅结构 可以通过控制氧化层的质量和厚度，精确控制
电容值。 做在场氧区，电容值较小。
5.3 电容版图设计
（4）MIM电容 金属层之间距离较大，因此电容较小。
2、金属布线 为防止寄生效应，相邻两层金属应交叉布线。 金属折线一般不要走小于900的折线。建议取
1350的折线。 3、片内电源和地线 将所有的PMOS管放在一起，共用电源线；
所有的NMOS管放在一起，共用地线。
5.8 连线
相邻两行的数字电路共用一个电源或地线， 这样电源和地线就形成了叉指布线的方式。
2、电阻的版图设计
（1）简单的电阻版图
电 电阻阻的 的阻 阻值 值=电R阻的WL方dd 块R■数×方块电阻。
这种阻值计算比较粗糙，没有计入接触孔电阻 和头区电阻。
5.2 电阻常见版图画法
（2）高阻值第精度电阻版图 对上拉电阻和下拉电阻：对电阻阻值以及匹
配要求不是太高，只需要高阻值。 狗骨型或折弯型 图7.11
因为MOS 管的宽长比比较大，版图采用了多 栅并联结构，源漏区的金属引线设计成叉指 状结构，电路中的NMOS 管和PMOS 管实际 是由多管并联构成，采用了共用源区和共用 漏区结构。
管在同一应力下载流子迁移率不同。
5.1 MOS器件常见版图画法
（3）匹配器件与周围环境一致：虚设器件， 避免刻蚀程度的不同。
5.1 MOS器件常见版图画法
（4）匹配器件使用同一单元：根器件法 对于不同比例尺寸的MOS管，尽量使用同一
5.4 二极管版图
利用二极管的反向击穿效应，可以用来做芯片 的ESD（Elctro-Static Discharge，静电释放） 保护。
二极管的反向击穿电压一般在6~8V，因此当 使用ESD时，下一级的最大电压也被嵌位在反 向击穿电压。
图7.26：梳状二极管。 用作ESD的二极管的面积较大，且画成环形结
集成电路版图设计与验证
第六章 集成电路常用器件版图
5.1 MOS器件常见版图画法
1、大尺寸MOS版图布局 大宽长比的晶体管：获得大的驱动能力。 单管布局：栅很长，寄生电阻增加，导致晶
体管各个位置的导通不同步。 指状交叉（finger）方式
将与非门 设计成指 状构造示 例
5.1 MOS器件常见版图画法
5.2 电阻常见版图画法
（3）高精度电阻版图设计方法之一：虚设器 件
对电阻精度及匹配要求较高的电路：基准电 路；运算放大器的无源负载。
首选多晶硅电阻。 虚设器件（Dummy Device）
5.2 电阻常见版图画法
在需要匹配的器件两侧或周围增加虚设器件， 防止边上的器件被过多的可是，引起不匹配。
（1）反相输出 I/O PAD
顾名思义，反相输出就是内部信号经反相 后输出。这个反相器除了完成反相的功能外， 另一个主要作用是提供一定的驱动能力。
（1）反相输出 I/O PAD
为防止触发CMOS 结构的寄生可控硅效应烧 毁电路，该版图采用了P+隔离环结构，并在 隔离环中设计了良好的电源、地接触。
5.6 焊盘版图
焊盘（pad）集成电路与外接环境之间的接口。 除了压焊块之外，焊盘还具有输入保护、内
外隔离、对外驱动等接口功能。 通常由最上层两层金属重叠而成。 图7.31，7.32
I/0 PAD 输入输出单元（补充）
承担输入、输出信号接口的I/O单元就不仅仅是压焊 块，而是具有一定功能的功能块。这些功能块担负 着对外的驱动，内外的隔离、输入保护或其他接口 功能。
敏感电路造成影响。 图7.27：通过P+接触孔吸收来自衬底的噪声。
5.5 保护环版图
2、防止闩锁效应 闩锁效应是由CMOS工艺中的计生效应引起
的，对电路可靠性非常重要，一旦发生闩锁， 不仅电路无法正常工作，还会因大电流引起 芯片过热，造成物理破坏。 图7.29：寄生效应电路。 图7.30：多数载流子保护环，吸收外来的多 数载流子，避免寄生三极管的发射极被正偏。
希望通过这样的输入电路，使集成电路内部 得到一个稳定、有效的信号，阻止外部干扰 信号进入内部逻辑。
输出单元
输出单元的主要任务是提供一定的驱 动能力，防止内部逻辑过负荷而损坏。 另一方面，输出单元还承担了一定的 逻辑功能，单元具有一定的可操作性。 与输入电路相比，输出单元的电路形 式比较多。
2、倒比管版图布局 管子的宽长比小于1 利用倒比管沟道较长，电阻较大的特点，可
以起到上拉电阻的作用。 应用：开机清零电路。
5.1 MOS器件常见版图画法
3、MOS器件的对称性 对称意味着匹配，是模拟集成电路版图布局
重要技巧之一。 包括器件对称、布局连线对称等。 （1）匹配器件相互靠近放置：减小工艺过程
单元进行复制组合，这样，加工的适配几率 就会减小。
5.1 MOS器件常见版图画法
（5）匹配器件共中心性：又称为四方交叉 在运算放大器的输入差分对中，两管的宽长
比都比较大。 采用四方交叉的布局方法，使两个管子在X轴
上产生的工艺梯度影响和Y轴上的工艺梯度影 响都会相互抵消。 将M1和M2分别分成两个宽度为原来宽度一 半的MOS管，沿对角线放置后并联。
ESD（Electrostatic discharge）
静电放电(ESD)引起的失效的原因主要有两 种：一种是电流过大而引起的热失效；一种 是由于过大的电压直接引起栅氧化层的击穿， 或者说是电失效。热失效是由于局部电流集 中而形成较大的热量，使器件局部金属互连 线熔化或芯片出现热斑。从而引起二次击穿。 电失效是由于保护不当．使较大的电压直接 加到脆弱的薄氧化层上，引起介质击穿或表 面击穿。
5.2 电阻常见版图画法
（1）离子注入电阻 采用离子注入方式对半导体掺杂而得到的电
阻。 可以精确控制掺杂浓度和深度，阻值容易控
制且精度很高。分为P+型和N+型电阻。 （2）多晶硅薄膜电阻 掺杂多晶硅薄膜电阻的放开电阻较大，是集
成电路中最常用到的一种电阻。
5.2 电阻常见版图画法
这些单元的一个共同之处是都有压焊块，用于连接 芯片与封装管座。为防止在后道划片工艺中损伤芯 片，通常要求I/O PAD的外边界距划片位置100µm 左右。
I/0 PAD 输入输出单元（补充）
任何一种设计技术的版图结构都需要焊盘 输入/输出单元（I/O PAD）。不论门阵 列、标准单元结构还是积木块结构，它们 的I/O PAD都是以标准单元的结构形式 出现，这些I/O PAD通常具有等高不等宽 的外部形状，各单元的电源、地线的宽度 和相对位置是统一的。
图7.35
5.9 静电保护
多数CMOS集成电路的输入端是直接接到栅上。而 悬浮的输入端很容易受到较高感应电位的影响。人 体的静电模型可以简化成对地的100 PF电容串联一 个1.5 kΩ的电阻，在干燥气氛下 可能在100 PF上 感应出较高的静电电位， 由于存储的能量与电位的 平方成正比，所以存储在人体等效电容中的能量很 大，约0.2毫焦耳。较高的静电电位和较高的能量会 引起CMOS电路的静电失效。
减小电容面积、提高电容值：叠层金属电容 器，即将多层金属平板垂直的堆叠在一起， 将奇数层和偶数层金属分别连在一起，形成 两个梳状结构的交叉。图7.21
PIP和MIM电容由于下极板与衬底距离较远， 寄生电容较小，精度较好。
5.3 电容版图设计
2、电容版图设计 一般电路对电容精度要求不高，因此通常电
构。
5.5 保护环版图
保护环（guard ring）是有N+型的接触孔或 P+型的接触孔转成环状，将所包围的器件与 环外的器件隔离开来，所以叫做保护环。
保护环的作用：隔离噪声，保护敏感电路不 受外界干扰；防止闩锁效应。
5.5 保护环版图
1、隔离噪声 模拟电路的噪声一般来自衬底，噪声源会对
对于既有精度要求，又有匹配要求的电阻， 可以将这两个电阻交互排列放置。图7.16
5.2 电阻常见版图画法
（3）高精度电阻版图设计方法之二：电阻单 元的复用
与MOS管类似，电阻也最好使用某一单元进 行利用，通常选取一段宽度长度合适，受工 艺影响、温度影响总体性能较优的一段电阻 作为通用电阻，然后通过串联、并联，获得 其他阻值的电阻。图7.17
容是最后设计的。 图7.22，“比例电容版图”：两个电容进行
匹配。将较小的电容放置中心位置，以保证 周围环境一致性。
5.4 二极管版图
集成电路中普遍存在二极管。 psub-nwell二极管：P型衬底和N阱之间存在
二极管。为了保证所有的二极管反偏，需要 将衬底接低电位，N阱接高电位。 Sp-nwell二极管：N阱和N阱中的P+扩散区形 成的二极管。
பைடு நூலகம்
输入单元
输入单元主要承担对内部电路的保 护，一般认为外部信号的驱动能力足 够大，输入单元不必具备再驱动功能。 因此，输入单元的结构主要是输入保 护电路。
输入单元版图
单二极管、电阻电路
双二极管、电阻电路
输入单元
从版图可以看到，这样的一个简单电路，其 版图形式比我们在前面看到的门阵列版图复 杂了许多。这样的版图设计不仅仅是考虑了 电路所要完成的功能，而且充分地考虑了接 口电路将面对的复杂的外部情况，考虑了在 器件物理结构中所包含的寄生效应。
5.8 连线
多晶硅：电阻率较大，可以作为数字电路门 内部连线，或者在小模块内作为近距离连线。
金属AL：既可以在小模块内部使用，也可以 作为模块间的连线。
1、金属线的宽度：要考虑工艺允许的最大电 流密度，防止流过金属的电流过大。
合并单元后，金属线加宽，可以使用多层金 属重叠。
5.8 连线
（2）阱电容 多晶硅和阱之间形成电容 下极板与衬底之间存在寄生电容，精度不高。 （3）PIP电容 多晶硅-二氧化硅-多晶硅结构 可以通过控制氧化层的质量和厚度，精确控制
电容值。 做在场氧区，电容值较小。
5.3 电容版图设计
（4）MIM电容 金属层之间距离较大，因此电容较小。
2、金属布线 为防止寄生效应，相邻两层金属应交叉布线。 金属折线一般不要走小于900的折线。建议取
1350的折线。 3、片内电源和地线 将所有的PMOS管放在一起，共用电源线；
所有的NMOS管放在一起，共用地线。
5.8 连线
相邻两行的数字电路共用一个电源或地线， 这样电源和地线就形成了叉指布线的方式。
2、电阻的版图设计
（1）简单的电阻版图
电 电阻阻的 的阻 阻值 值=电R阻的WL方dd 块R■数×方块电阻。
这种阻值计算比较粗糙，没有计入接触孔电阻 和头区电阻。
5.2 电阻常见版图画法
（2）高阻值第精度电阻版图 对上拉电阻和下拉电阻：对电阻阻值以及匹
配要求不是太高，只需要高阻值。 狗骨型或折弯型 图7.11
因为MOS 管的宽长比比较大，版图采用了多 栅并联结构，源漏区的金属引线设计成叉指 状结构，电路中的NMOS 管和PMOS 管实际 是由多管并联构成，采用了共用源区和共用 漏区结构。