半导体制造工艺

2－50
中规模（MSI） 20世纪60年代—70年代前期 50－5000
大规模（LSI） 20世纪70年代前期到后期 5000－10万
超大规模（VLSI） 20世纪70年代后期到80年代后期 10万－100万
甚大规模（ULSI） 20世纪90年代后期——
大于100万
二、集成电路制造
Vacuum Tubes
学时：32学时
第一章 概论 第二章 器件技术基础 第三章 硅和硅片制备简述 第四章 集成电路制造工艺概况 第五章 氧化
—— 课程内容 ——
第六章 淀积 第七章 金属化 第八章 光刻原理和技术 第九章 刻蚀 第十章 扩散和离子注入 第十一章 化学机械平坦化
1
第一章 概论
§ 1.1 半导体产业介绍
晶体管的发明（1947年） 集成电路的发明（1959年）
nMOSFET
VDD
G
S
D
D
G
S
VSS
n+
p+
p+
n+
n+
p+
p-well
n-type silicon substrate
Field oxide
7
第三章 硅和硅片制备
3.1 半导体级硅
（1）半导体级硅
硅常常以沙子或者石英等形式存在于地表及岩石中。
硅在地壳中含量约为 26% ，仅次于氧元素。
2010 64G
2020 256G
0.10 ~ 0.07 0.05 ~ .01
400
450
Wafer Fab and Technician
5
五、集成电路发展面临的问题
1、器件与工艺限制 如短沟道效应和对CD的控制
2、材料限制 硅材料较低的迁移率将是影响 IC 发展的一个重 要障碍。
3、电路限制 除了电路本身的限制外，还包括测试限制、 互 连限制、管脚数量限制、内部寄生耦合限制等。
0.13 0.1
0.07 0.05
300 300 450 450
Microprocessor Total Transistors in Millions Average Power in micro Watts (10-6 W)
总晶体管数/芯片（单位：百万）
1600 1400 1200 1000
800 600 400 200
C Metal contact
E
B
n+ p
n+
p- substrate
双极集成电路技术：
采用二极管和双极晶体管——连同支撑元件电阻、电容、绝缘体
双极集成电路技术的优点：
高速、耐久性以及大的功率控制能力
双极集成电路技术的缺点：
功耗高
CMOS技术：
以MOS为基础、同时含有nMOS和pMOS的集成电路技术。
200 200 200 200 200 200 ~400 ~400 ~400 ~400
美国1997 ~ 2012 年半导体技术发展规划
1997 1999
比特/ 芯片
256M 1G
特征尺寸 （ μm）
晶片直径（mm）
0.25 200
0.18 300
2003 2006 2009 2012
4G 16G 64G 256G
Metal contact Film type resistor
Film type resistor
n - Substrate
Parasitic Resistor
SiO2, dielectric material
Base Emitter
Collector
RBC RBB
REC
RCC
REB n+ p-
RCB
drain
Silicon substrate
Conductive layer
Silicon substrate
芯片供应商：制造芯片用于公开销售。 受控芯片生产商：制造芯片用于本公司产品。 无制造厂公司（fabless company）： 仅设计特殊芯片，交给芯片制造商生产。 代工厂(foundry):仅为其它公司生产芯片。
1997 1999 2001 2003 2006 2009 2012 Year
每个IC上的功耗降低
10
8
6
4
2
0 1997
1999
2001
2003 2006 Year
2009
2012
我国国防科工委对世界硅微电子技术发展的预测
集成度
特征尺寸 （ μm） 晶片直径 （mm）
2000 1G 0.18 300
transconductance ＋
resistor
集成电路时代（1959－）
集成电路:将多个电子元件集成在一块衬底上，完成 一定的电路或系统功能。
集成电路随着电子装备的小型化和高可靠性的要求 而发展起来的。
一、集成电路时代
集成电路
产业周期
元件数/芯片
无集成
1959年前
1
小规模（SSI） 20世纪60年代前期
1. 单晶生长
多晶硅
坩锅
籽晶
研磨 4. 定位边研磨
5. 硅片切割
7. 粘片
8. 硅片刻蚀
磨料
磨头
9. 抛光
抛光台
10. 硅片检查
晶片直径的变化
1981 1987 1965 1975
1992
2000
50mm 100mm 125mm 150mm 200mm 300mm
参考教材
1、《集成电路工艺基础》，王阳元等编著，高等教育出版社。 2、《微电子制造科学原理与工程技术》，Stephen A. Campbell
著，国外电子与通信教材系列，电子工业出版社。 3、《集成电路制造技术—原理与实践》，庄同曾编，电子工业出
版社。
先修课程
半导体物理 微电子器件
—— 课程内容 ——
场效应晶体管的是场控器件（双极晶体管是电流控 制），因而其最大优点低功耗。
BiCMOS技术：
将CMOS技术和双极技术的优良性能集中在同一集成电 路器件中。它具有CMOS结构的低功耗、高集成度和 TTL、ECL器件结构的高电流驱动能力。
Cross-section of CMOS Inverter
Interlayer pMOSFET Metal Oxide
2009 450mm
3
Wafer fabrication
Cleaning：清洗 layering ：成膜 Patterning：光刻 Etching：刻蚀 doping ：掺杂
Top protective layer Metal layer
Insulation layers
Recessed conductive layer
Single crystal silicon
1. Wafer Preparation
includes crystal growing, rounding, slicing and polishing.
Wafers sliced from ingot
2.
Wafer Fabrication
includes celaning, layering, patterning, etching and doping.
Common IC Features
Line Width Contact Hole
Space
4
美国1992 ~ 2007 年半导体技术发展规划
1992 1995 1997 2001 2004 2007
比特/ 芯片 16M 64M 256M 1G 4G 16G
特征尺寸 （ μm）
晶片直径 （mm）
0.5 0.35 0.25 0.15 0.12 0.07
Metal connections are made and the chip is encapsulated.
Assembly
5.
Final Testensures IC passes electrical and environmental testing.
Packaging
Preparation of Silicon Wafers
1959年德州仪器公司Jack Kilby发明
2
ULSI Chip
Top View of Wafer with Chips
A single integrated circuit, also known as a die, chip, and microchip
集成电路制造步骤：
– Wafer preparation(硅片准备) – Wafer fabrication (硅片制造) – Wafer test/sort (硅片测试和拣选) – Assembly and packaging (装配和封装) – Final test(终测)
3.
Test/Sort includes probing, testing and sorting of each die on
the wafer.
Defective die
4.
Assembly and Packaging: Scribe line The wafer is cut
along scribe lines to separate each die. A single die
Symbol and Structure of the pn junction Diode
Metal contact
Cathode
Anode
Heavily doped p region Heavily doped n region