Maxplus软件的基本操作实验报告

3.4.2 使用VHDL语言设计例Max+plus2软件支持VHDL语言描述被设计电路的逻辑功能，如下举例说明如何使用该语言设计逻辑电路。

例一：设计一个加法器第一步：进入Max+plus2软件环境第二步：建立项目名称，选择File/Project/Name菜单第三步：建立新文件，选择File/New菜单，进入文本编辑器（Text Editor File）窗口第四步：输入VHDL语言编写的源程序，如图3.4.1所示，这是对一个加法器进行的描述。

输入完毕后存盘。

图3.4.1第五步：选择Assign/Device菜单，选定器件。

第六步：选File/Project/Save & Comlile菜单，编译该VHDL源文件若有错误则改错，然后再编译，直至无错编译成功第七步：选Max+plus2\Waveform Editor菜单，进入波形编辑窗口，编辑输入波形如图3.4.2所示。

图3.4.2第八步：选择Max+plus2/Simulator菜单，仿真结果如图3.4.3所示。

图3.4.3用VHDL语言描述的电路同样可以使用File/Create Default Symbol菜单，将该电路转换成一个单元电路，在图形编辑器中调用该单元电路就象调用其它单元电路一样方便、简单，见图3.4.4。

图3.4.4例二：设计一个十进制加法计数器第一步：进入Max+plus2软件环境第二步：建立项目名称，选择File/Project/Name菜单第三步：建立新文件，选择File/New菜单，进入文本编辑器（Text Editor File）窗口第四步：输入VHDL语言编写的源程序，这是对一个十进制加法计数器的行为描述。

输入完毕后存盘。

十进制加法计数器的源程序：LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count10 isport(clk,reset,en: in std_logic;qa,qb,qc,qd: out std_logic);end count10;architecture behave of count10 issignal count_4: std_logic_vector(3 downto 0);beginqa<=count_4(0);qb<=count_4(1);qc<=count_4(2);qd<=count_4(3);process(clk,reset)beginif (reset='0') thencount_4<="0000";elsif(clk'event and clk='1') thenif(en='1') thenif(count_4="1001") thencount_4<="0000";elsecount_4<=count_4+'1';end if;end if;end if;end process;end behave;第五步：选择Assign/Device菜单，选定器件。

南京信息工程大学电子线路实验Ⅱ课程设计报告电子与信息工程学院07通信工程（2）班姓名：学号：2009.6.1实验题目：用MAX+plusⅡ进行设计和仿真。

实验目的：(1)学习软件的使用方法及VHDL程序的基本语法；(2)用MAX+plusⅡ进行门电路、组合逻辑电路、触发器、可编程逻辑器件和时序电路等的仿真。

实验内容：一、MAX+plusⅡ软件的设计流程1）设计输入点击新建图标弹出如图1.1所示的新建文件类型对话框。

选取“Text Editorfile”使用文本设计方法，在弹出的文本编辑器中输入VHDL语言是设计代码并存盘，窗口显示如图1.2.下面以一个2输入与门的设计为例来描述这一操作。

图1.1 先输入源代码并存盘，文本编辑框效果如图 1.2所示。

将此文件保存为and2.vhd。

注意保存文件时一定要选择“vhd”的文件后缀，文件名必须与实体名相同。

另外，保存该文件的文件夹不能用中文命令，也不能为根目录。

这里是新建一个名为example的文件夹来保存and2.vhd文件的。

图1.2当要打开已存盘的文件时则可点击左上角的，在弹出如图1.3所示Open对话框中“Show in List”栏内，选中要打开的文件类型,再选中VHDL程序所在的文件夹，，在“Files：”框内选中VHDL程序名，这时在“File Name”栏里将显示相应VHDL程序的文件名。

点击“OK”按钮，就会弹出要打开的文件窗口。

2）新建一个项目在编辑并保存VHDL程序后，准备对其编译前，一定要先将该VHDL程序所对应的文件指定为一个项目。

新建一个项目的过程如下：在主菜单中选择“File”→“Project”→“Name…”，打开如图1.4所示的项目名称选择对话框。

在对话框“Directories”栏中，选择项目文件所在的文件夹，再在左边的“File”框里选中要建立项目的VHDL文件名，此时在“Project图1.3 图1.4Name”框内将显示要建立项目的VHDL文件名，再点击“OK”，回到初始界面。

实验一 maxplusII 软件的初步使用（图形的设计）一、实验目的：1、初步掌握Max+PlusII 软件的基本操作与应用。

2、初步了解可编程器件的设计全过程。

二、实验仪器： 1. 电脑一台 2. 实验箱一个三、实验内容：（一）设计输入：１、软件的启动：单击“开始”进入“程序”选中“Max+PlusII 10.1 BASELINE ”，打开“”MaxplusII 软件，如图1.1-1所示。

２、启动File\New 菜单，弹出设计输入选择窗口，如图1.1-2所示：３、选择Graphic Editor File ，单击OK ，打开原理图编辑器，进入原理图设计输入电路编辑状态。

如图1.1-3所示。

４、设计输入1）放置一个器件在原理图上 01.1-4图1.1-1图1.1-2图1.1-3 图1.1-4b 、在光标处输入元件名称（如：input ，output ，and2，and3，nand2，or2，not ，xor ，dff 等）或用鼠标点击库元件，按下OK 即可。

c 、如果安放相同的元件，只要按住Ctrl 键，同时用鼠标按左键拖动该元件复制即可。

d 、一个完整的电路包括：输入端口input 、电路元件集合、输出端口output 。

e 、图1.1-5为３-８译码器元件安放结果。

２）添加连线到器件的引脚上：把鼠标移到元件引脚附近，则鼠标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线。

３-８译码器原理图连线后如图1.1-6所示。

３）标记输入／输出端口属性分别双击输入端口的“PINNAME ”，当变成黑色时，即可输入标记符并回车确认；输出端口标记方法类似。

本译码器的三输入端分别标记为：A 、B 、C ；其八输出端分别为：D0、D1、D2、D3、D4、D5、D6、D7。

如图1.1-7所示。

４）保存原理图单击保存按钮图表，对于新建文件，出现类似文件管理器图框，请选择保存路径/文件名称保存原理图，原理图的扩展名为.gdf ，本实验中取名为test1.gdf 。

MAX+PLUSⅡ软件的使用一、 实训目的1.掌握图形设计方法；2.熟悉MAX+PLUSⅡ软件的使用及设计流程；二、实训器材PC机一台\示波器、JH5006实验箱、下载电缆一根（已接好）、导线若干和示波器。

三、实训要求1.要求复习《数字电路》中与本章相关的知识；2.熟悉VHDL教材中的关于逻辑门电路和各类触发器的VHDL描述方法；3.正确地进行VHDL程序设计；4. Max+开发系统的操作与应用四、实训原理与内容因为本实验中下载电缆使用的时Altera公司的ByteBlaster下载电缆，它通过并口与计算机相连，在Windows95/Windows98下可直接使用，但在Windows2000下需要进行以下设置后才可使用。

具体步骤如下：1、选择控制面板中的增加或删除硬件选项进入增加或删除硬件向导；2、选择next按钮两次，进入选择一个硬件器件窗口中，在器件中选择增加一个新的器件，然后选择next按钮；3、在接下来的窗口中选择“我想从列表中选择一个新的硬件”，然后选择next按钮；4、在硬件类型窗口中选择“Sound,video and game controllers”,然后选择next按钮；5、出现的“选择一个器件驱动”窗口中选择右下脚的“have disk…”按钮；6、在弹出的“Install from disk”窗口中选择browse按钮，在弹开的窗口中选择maxplusⅡ安装目录下的Drivers\win2000\win2000.inf文件，然后选择OK 按钮；以下按照Windows向导进行操作即可，最后需要重新启动计算机。

五、实训步骤利用FPGA工具进行原理图输入设计的优点是，设计者能利用原有的电路知识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸如编程技术、硬件语言等新知识。

MAX+plusII提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时还配备了适用于各种需要的元件库，其中包含基本逻辑元件库（如与非门、反向器、D触发器等）、宏功能元件（包含了几乎所有74系列的器件），以及功能强大，性能良好的类似于IP Core的巨功能块LPM库。