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南 京 理 工 大 学毕业设计论文作 者: 王 娜 学 号： 0808190110学院(系): 自动化学院专 业: 电气工程及其自动化题 目: 基于FPGA 的高速数据采集技术指导者：(姓 名) (专业技术职务)评阅者：(姓 名) (专业技术职务)2012 年 6 月樊卫华 副教授 讲师 赵高鹏随着计算机技术的突飞猛进以及移动通讯技术在日常生活中的不断深入，数据采集不断地向高速、智能化的方向发展。
本文针对此需求，实现了一种基于FPGA的高速数据采集系统。
该系统利用AD器件对信号进行模数转换，利用FPGA设计内部模块进行ADC的逻辑控制并实现数据缓存功能。
本文首先介绍了高速数据采集技术的国内外发展现状，确定了系统总体方案，完成了FPGA与A/D的芯片选型；利用Protel完成了硬件电路原理图的设计，并使用Quartus II完成了FPGA内部模块的设计，实现了时钟管理模块、数据采集控制模块和数据缓存模块。
最后在Red Cyclone开发板上完成了FPGA程序的下载测试，验证了程序的正确性。
关键词FPGA 高速数据采集A/D模数转换Title FPGA Based High-speed Data Acquisition TechnologyAbstractAlong with the development of computer technology by leaps and bounds and mobile communications technology has advanced in daily life, data acquisition develops to high speed, intelligent continually. According to the needs, this paper designed a high-speed data acquisition system based on FPGA. The system used AD device to realize A/D conversion, used FPGA to design internal modules of ADC logic control and realized circuit control data cache function.This paper firstly introduced the development of high-speed data acquisition technology at home and abroad, determined the system overall program, completed the FPGA and AD chip selection, finished the design of the hardware circuit principle by using Protel, completed the design of FPGA internal module by using Quartus II, realized clock management module, data acquisition control module and data cache module. Finally finished the FPGA program download test on the Red Cyclone development board to verify the correctness of the program.Keywords FPGA High-speed Data acquisition AD converter目次1 绪论 (1)1.1 课题背景 (1)1.2 高速数据采集的现状 (2)1.3 课题研究任务及论文结构 (3)2 系统总体设计方案 (4)2.1 需求分析 (4)2.2 系统实现方案 (4)2.3 系统各模块芯片选型 (6)2.4 本章小结 (8)3 硬件电路设计 (9)3.1 硬件电路设计工具介绍 (9)3.2 硬件详细设计 (9)3.3 本章小结 (14)4 程序的设计与实现 (15)4.1 FPGA设计与仿真工具 (15)4.2 时钟管理模块的设计与实现 (18)4.4 数据缓存模块的设计与实现 (25)4.5 总体电路图 (27)4.6 本章小结 (29)5 FPGA下载测试 (30)5.1 FPGA下载简介 (30)5.2 测试结果与分析 (31)5.3 本章小结 (36)结论 (37)致谢 (38)参考文献 (39)1绪论1.1课题背景在工业生产和科学技术研究的各行业中，常常需要对各种数据进行采集，如液位、温度、压力、频率等信息的采集。
基于FPGA的高速数据采集系统设计随着科学技术的不断进步，数据采集系统在许多领域都发挥着重要作用。
为了满足高速数据采集的需求，基于现场可编程门阵列（FPGA）的高速数据采集系统设计应运而生。
本文将介绍这一系统的设计原理和关键技术。
首先，我们需要了解FPGA的基本原理。
FPGA是一种可编程的硬件设备，可以根据需要重新配置其内部逻辑电路。
这使得FPGA在数据采集系统中具有极大的灵活性和可扩展性。
与传统的数据采集系统相比，基于FPGA的系统可以实现更高的采样率和更低的延迟。
基于FPGA的高速数据采集系统设计主要包括以下几个关键技术。
首先是模数转换（ADC）技术。
ADC是将连续的模拟信号转换为数字信号的关键环节。
在高速数据采集系统中，需要使用高速、高精度的ADC来保证数据的准确性和完整性。
其次是FPGA内部逻辑电路的设计。
为了实现高速数据采集，需要设计高效的数据处理逻辑电路。
这些电路可以实现数据的实时处理、存储和传输等功能。
同时，还需要考虑电路的时序约束和资源分配等问题，以确保系统的稳定性和可靠性。
另外，时钟同步技术也是高速数据采集系统设计的重要内容。
在高速数据采集过程中，各个模块需要保持同步，以确保数据的准确性。
因此，需要设计合理的时钟同步方案，保证各个模块在同一个时钟周期内完成数据的采样和处理。
最后，还需要考虑系统的接口和通信问题。
基于FPGA的高速数据采集系统通常需要与其他设备进行数据交互，如计算机、存储设备等。
因此，需要设计合适的接口和通信协议，实现数据的传输和存储。
综上所述，基于FPGA的高速数据采集系统设计涉及多个关键技术，包括ADC技术、FPGA内部逻辑电路设计、时钟同步技术以及接口和通信问题。
通过合理的设计和优化，可以实现高速、高精度的数据采集，满足现代科学研究和工程应用的需求。
这将为各个领域的数据采集工作带来巨大的便利和发展空间。
基于FPGA的高速数据采集器摘要:介绍了一种基于FPGA的高速数据采集器,给出了系统方案设计,并对系统各部分电路设计进行了详细介绍。
对高速数据采集系统中串并转换功能的实现方法进行了详细阐述。
该高速数据采集器由于采用了FPGA+DSP平台设计,使得该系统具有较强的通用性和应用价值。
关键词:高速数据采集FPGA 带通采样串并转换随着数字信号处理技术的迅猛发展,数字设备逐渐取代模拟设备。
而数据采集技术作为现代检测技术的基础,越来越多地被应用于雷达、通信、遥感、智能仪器等各个领域。
随着数据采集技术的广泛应用,人们对其技术指标的要求也越来越高,包括采样速率、分辨率、存储量和实时性等技术指标。
数据采集系统发展的趋势是往高速高分辨率方向发展,但是受到器件和工艺的限制,特别是采样速率和分辨率这一矛盾指标的限制,实现高速高分辨率的采样系统依然具有一定的难度。
目前国外高速采集器的采样速率可以达到几十GSPS,但国内尚不具备该类型的高速采集器。
本文设计了一种基于FPGA的高速数据采集器,由于采用了AT84AS003作为采样芯片,因此该高速数据采集器可实现1GSPS的采样速率,同时其分辨率可达到10bit。
该高速数据采集器的数据存储、处理均可以在FPGA内部实现,具有设计方便、灵活的特点。
1 高速数据采集理论及技术高速数据采集系统的理论基础是低通采样定理和带通采样定理。
1.1 低通采样定理低通采样定理即Nyquist第一采样定理,假设有一模拟信号x(t),其带宽限制在(0,fm),以采样频率fs进行等间隔采样,当fs≥2fm时,该模拟信号可由采样值无失真恢复。
当fm较大时,往往对采样速率fs要求较高,即需要A/D转换器采样速率较高,这样对器件提出了较高要求。
1.2 带通采样定理假设一个频率带限信号,频率范围(),如果,如果按照低通采样定理,则要求采样速率较高,至少,这不仅对A/D转换器采样速率较高,同时对后续信号的实时处理要求过高,不便于实现。
基于FPGA的高速图像采集系统设计引言在低速的数据采集系统中，往往采用单片机或者DSP进行控制；而对于图像采集这种高速数据采集的场合，这种方案就不能满足需要。
因此这种方案极大浪费了单片机或DSP的端口资源且灵活性差；若改用串口方式收集数据，则一方面降低了数据采集的速度，另一方面极大地耗费CPU的资源。
本系统采用FPGA作为数据采集的主控单元，全部控制逻辑由硬件完成，速度快、成本低、灵活性强。
为了增加缓冲功能，系统在FPGA外扩展了256Mb的RAM，不仅增大了缓冲区容量，而且极大地降低了读写频率，有效地减轻了上位机CPU的负担。
在图像数据接口中，比较常见的是VGA、PCI—Express，而这些接口扩展性差、成本高。
本系统采用高速的USB接口作为与上位机通信的端口，速度快、易安装、灵活性强。
1 系统框图系统框图如图1所示。
FPGA控制单元采用A1tera公司Cyclone II系列的EP2C5F256C6，主要由4个部分组成——主控模块、CMOS传感器接口、RAM 控制器以及EZ—USB接口控制器。
传感器接口负责完成SCCB时序控制，RAM控制器用于实现RAM读写与刷新操作的时序，USB接口模块完成主控模块与EZ—USB之间的数据读写；而主控模块负责对从EZ—USB部分接收过来的上位机命令进行解析，解析完命令后产生相应的信号控制各个对应模块，如CMOS传感器传输的图像格式、RAM的读写方式、突发长度等。
2 OV7620模块设计图像传感器采用OV7620，接口图如图2所示。
该传感器功能强大，提供多种数据格式的输出，自动消除白噪声，白平衡、色彩饱和度、色调控制、窗口大小等均可通过内部的SCCB控制线进行设置。
OV7620属于CMOS彩色图像传感器。
它支持连续和隔行两种扫描方式，VGA与QVGA两种图像格式；最高像素为664×492，帧速率为30fps；数据格式包括YUV、YCrCb、RGB三种。
基于FPGA的高速数据采集系统设计随着科技的不断进步，数据采集和处理的速度需求也越来越高。
为了满足这种需求，基于FPGA的高速数据采集系统应运而生。
本文将对其进行阐述，包括其原理、结构、应用和未来发展方向。
一、系统原理FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，通过程序设计可以实现不同的逻辑和功能。
基于FPGA的数据采集系统，即是将FPGA作为处理核心，利用其高速的数据处理能力和可编程性，进行数据采集和处理。
这种系统的原理是将信号输入到FPGA中，通过FPGA的逻辑电路分析、处理、交换和传输等一系列操作，将数据利用高速通信接口传输到处理单元，最终实现高速数据采集和处理的功能。
二、系统结构基于FPGA的高速数据采集系统一般由两部分组成：数据采集模块和数据处理模块。
1. 数据采集模块数据采集模块主要由采样模块、数字信号处理模块、时钟模块和控制模块等组成。
其中，采样模块是整个数据采集模块中最为重要的部分，其主要功能是对模拟信号进行采样、变换为数字信号并存储到缓存中。
数字信号处理模块则对采样得到的信号进行滤波、放大等处理操作，使其符合后续处理的要求。
时钟模块负责对采集数据进行时钟同步，确保数据的完整性和准确性。
控制模块负责控制整个系统的运作和协调各模块的工作，保证系统运行的顺畅和稳定。
2. 数据处理模块数据处理模块主要由处理核心、存储模块和通信模块组成。
其中，处理核心是整个数据处理模块中最为重要的部分，其主要通过FPGA中的逻辑电路对采样数据进行处理、分析和计算等操作，使其符合需求并输出结果。
存储模块是处理模块中用于存储数据的部分，如FPGA中集成的RAM、Flash等存储器件。
通信模块则主要实现数据的传输和交换，包括高速串口、以太网接口、USB接口等。
三、应用领域基于FPGA的高速数据采集系统广泛应用于科学研究、医疗领域、通信技术、工业控制等各个领域。
1. 科学研究：FPGA作为高速数据采集系统的处理核心，在科学研究中起到了重要作用。
基于FPGA的高速数据采集系统
摘要
在这篇论文中，信号采集系统对于连续波测距有两种显示方式。
一种是硬件设计，另一种是装置设计和使用FPGA且携带USB2.0接口的应用程序设计，这种系统的抽样率可达到300Msps。
通过使用FPGA和512M RAM对这种信号的相关性和积累进行处理。
实验结果显示，它可以在多种系统中应用。
关键词：FPGA;数据采集；VHDL
I.介绍
随着对数据采集系统需求的增加，对于数据采集系统来说使用MCU或DSP为主要控制器的缺陷变得很明显，低时钟频率的MCU和DSP大大降低了数据采集的速度和效率。
随着高速的FPGA和AD技术的发展，基于FPGA的数据采集系统的优势越来越明显。
FPGA的内部延迟很小，所有的控制逻辑由硬件完成，这种技术可以满足高速数据采集的需求，因此我们可以设计基于FPGA的高速数据采集系统。
这篇论文详细的介绍了驱动电路基于FPGA的AD9211，AD9740和CY7C68001的VHDL编码设计。
在ISE和ModelSim 的软件上对编码仿真，我们得到了满意的结果和并且完成了实际的硬件调试。
II 硬件设计
A．系统结构
在图片1中展示了该论文设计的高速数据采集系统的结构。
它包括五部分：A/D,D/A,USB接口，FPGA处理器模块儿，保留的可扩展接口。
图片1 系统结构
FPGA的主要任务是生成控制信号和驱动系统不同部分的时钟信号，完成整个系统的逻辑控制以及A/D,D/A.和USB芯片组的驱动。
系统使用60MHz的晶振输入，DCM的合成频率输出为250M。
我们使用此为A/D的样本抽样率。
AD9211是高效能的10位的集成抽样模数转换块，低功耗且容易使用。
此模块最高转换速率可达300MSPS，并且在宽频带载体和宽频带系统中的动态特性表现最佳。
数字输出是低压差分信号兼容的，并且支持两种由二进制偏移得到的补码和格雷码。
一种数据时钟输出对于适当的数据输出定时是有效的。
AD9211具有SPI接口，此接口允许使用者为了实现特殊功能或在ADC中通过结构化的寄存器空间完成特定的操作重新配置转换器。
AD9740是具有10位分辨率，宽频带，第三代TxDAC系列的高性能低功耗的CMOS D/A 转换器。
AD9740的主要硬件设计电路包括外部电路设计，运行时钟模块儿和数据输出模块儿，以及配置电路设计。
USB接口装置CY7C68001在此应用，它有一个内置的USB数据收发器和串行接口驱动（SIG），连同用于收发USB数据的指令解码器。
控制器具有4个端点，共用一个4KB的堆栈空间以具有最大化弹性和输出，且此堆栈空间控制0端点。
它有3个地址引脚和可选择的8位或16位的数据总线以便控制数据指令的输入输出。
在此使用赛灵思公司高成本效益的FPGA XC3S400作为核心控制器。
它为数据获取提供了足够多得逻辑单元，它同时拥有方便与其他设备连接的足够的I/O引脚。
在此篇论文中，我们使用此FPGA的DCM作为主要的时钟发生模块儿。
在它的内部具有足够的RAM可用于直接的数据缓冲器。
B.模拟信号处理
在此模块儿中，主要包括模拟信号放大，过滤信号，以便使信号幅度满足抽样电路放大的条件，我们也可以通过DA的输出来调节放大器的增益。
2.6 保留的可扩展接口
可扩展接口是为系统扩展保留的。
此项功能增加了系统的弹性和容易使系统硬件升级。
III．软件设计
A. AD9211驱动设计
当系统启动时，FPGA重置和A/D,D/A以及USB芯片的初始化，这使得它们以我们希望的方式工作。
FPGA初始化设备通过SPI接口，AD9211的初始化时钟在图2中显示。
图片2 SPI时序图
在FPGA中，我们设计了SPI的模块儿，然后通过此模块儿向AD9211写初始化数据,它能够很容易的改变A/D的工作模式。
SPI在ModelSim上的仿真时序图在图片3中显示。
此模块儿在FPGA的设计在图片4中显示。
图片3 SPI 仿真时序图
图片4 SPI模块儿
初始化以后，当FPGA为AD9211提供了工作时钟脉冲以后，数据开始输出。
数据率同时由时钟信号和数据率模式决定。
AD9211有两种数据率模式：单数据率模式和双数据率模式。
时序图在图片5和6中展示。
图片5 单数据率模式
图片6 双数据率模式
我们在此为两种数据率设计了两种模块儿，在使用时，我们可以根据实际的情形选择适当的数据率。
驱动时钟由FPGA中的DCM的频率合成器生成。
当DCM的锁定信号是高电平时，时钟信号也是锁定的并且数据是有效的。
不同时钟信号的FPGA输出在ModelSim上的仿真在图片7中显示。
图片7 差异时钟信号输出
B.AD9740驱动设计
AD9740驱动设计主要包括数据写入时序图模块儿和时钟产生模块儿。
时钟产生模块儿也是应用FPGA中的DCM。
在时钟的下降沿，FPGA将数据写入数据总线且在写一个上升沿AD9740输出模拟信号。
C.CY7C68001驱动设计
USB应用程序设计被分成9个模块儿且通过状态机实现，它被当做指令传输接口进行使用。
我们通过此应用程序可以将抽取后的获得的数据发给PC。
此程序模块儿主要包括3个部分：工作模式控制器，数据输入输出模块儿和时序控制模块儿。
这里我们使用指令异步写入，在ModelSim上的时序仿真将在图片8中显示。
图片8 指令异步写入时序
我们在此将不再讨论其他的工作时序模式，整个模块儿组将在图片9中显示。
图片9 USB2.0 驱动模块
D. 数据采集系统控制模块
在FPGA中，我们将使用一个控制器来协调模块儿间的工作时序，它的主要作用是根据实际的工作环境调节工作模式以使各模块儿协调工作。
它使得系统在不同的工作环境达到最佳的工作状态。
它主要包括工作时序控制模块儿和工作模式控制模块儿。
E.模块儿间连接
模块儿间的连接在图片10中显示。
经过实际的硬件调试操作后，关于AD9211的LVDS输出的数据眼被显示在图片11中。
图片10 FPGA中各模块连接图
图片11 低压差分信号输出的数据眼
III.结论
高速数据采集系统具有许多优点，比如体积小，质量轻和低功耗。
它可以被用在各种需要高速的场合。
USB2.0接口可以确保数据的精确和快速的上传，它完全符合实时的条件要求。
参考文献
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