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光纤通信用低相位抖动时钟数据恢复电路陈杰生;来新泉;郭晓峰【摘要】文章阐述了一种适用于光纤通信的锁相环(PLL)时钟数据恢复电路结构.该结构采用负阻放大形式构成二阶有源低通滤波器,并用PECL环形延时单元构成压控振荡器(VCO),工作在80 ～500 MHz的频率范围内,峰-峰相位抖动＜20 ps,锁定时间＜600 ns.实际电路在计算机上仿真成功,版图后仿真验证也已通过,并进行了投片.【期刊名称】《光通信研究》【年(卷),期】2006(000)003【总页数】5页(P15-18,57)【关键词】时钟数据恢复;低通滤波;锁相环;非归零【作者】陈杰生;来新泉;郭晓峰【作者单位】西安电子科技大学,电路CAD研究所,陕西,西安,710071;西安电子科技大学,电路CAD研究所,陕西,西安,710071;西安电子科技大学,电路CAD研究所,陕西,西安,710071【正文语种】中文【中图分类】TN911随着通信技术的不断发展,收发器(transceiver)传输速率不断提高, 对收发器中数据传输和接收电路的要求也越来越高。
数据传输系统的核心问题就是所传输数据的时钟同步恢复, 因此，时钟数据恢复(CDR)电路在通信系统、数字电话网、局域网(以太网、令牌环、光纤标准)、磁盘存储阵列中有着广泛的应用。
本设计采用新颖的锁相环路(PLL)技术实现了一款接收器的CDR电路，该电路适用于以太网、155 Mbit/s同步数字体系(SDH)系统接口、IBM ESCON(企业系统连接体系结构)通道接口和DVB-ASI(数字视频广播-异步串行接口)接收系统，支持150 ～ 400Mbit/s之间任意数据速率的输入。
1 CDR电路的结构CDR电路首先要从输入的数据信号中检测出发送端时钟信号的信息，然后根据这一时钟信息恢复出系统的时钟信号，并用该时钟对数据进行采样，以恢复数据。
由于本文设计的CDR电路应用于串行通信芯片中，要求工作频率最高达400Mbit/s，同步要求也比较高，因此采用了锁相环(PLL)技术来实现设计；同时,为满足速率要求且避免在压控振荡器(VCO)中使用电感，所设计的锁相环采用了0.6 μm的BICMOS工艺，其中应用到的数字逻辑均使用正射极耦合逻辑电路PECL 100k系列来设计。
基于FPGA的高速时钟数据恢复电路的实现0 引言时钟数据恢复电路是高速收发器的核心模块，而高速收发器是通信系统中的关键部分。
随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。
因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。
目前时钟数据恢复电路主要是模拟IC 和数字IC，其频率已经可以达到几十GHz。
而由于FPGA 器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC 的趋势，已经广泛作为数字系统的控制核心。
但利用中低端FPGA 还没有可以达到100MHz 以上的时钟数据恢复电路。
由于上面的原因，许多利用FPGA 实现的高速通信系统中必须使用额外的专用时钟数据恢复IC，这样不仅增加了成本，而且裸露在外的高速PCB 布线使还会带来串扰、信号完整性等非常严重的问题。
如果可以在中低端FPGA 上实现高速时钟数据恢复电路，则可降低成本且提高整个电路系统的性能。
目前利用FPGA 实现时钟恢复电路的方法，基本都是首先利用FPGA 内部的锁相环产生N*f 的高频时钟，然后再根据输入信号控制对高速时钟的分频，从而产生与输入信号同步的时钟信号[1~3]，其中N 决定了恢复时钟信号的相位精度，通常N 等于8。
因此如果输入信号的频率为100MHz，则系统的工作频率就必须达到800MHz，对于中低端FPGA，如此高的工作频率显然无法承受。
虽然高端FPGA 可以达到GHz 的工作频率，但其高昂的价格不适合用于普通用户。
而其它基于中低端FPGA 实现高速时钟恢复电路的方法，要么需要外部VCO 模块[4]，要么只能恢复数据而无法得到同步的时钟信号[5]。
针对这种情况，本文提出了一种利用Altera FPGA 中的锁相环及Logiclock 等技术，实。
48技术研发 Technology Research0 引言时钟数据恢复电路是高速收发器的核心模块，而高速收发器是通信系统中的关键部分。
随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。
因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。
目前时钟数据恢复电路主要是模拟IC和数字IC，其频率已经可以达到几十GHz。
而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC的趋势，已经广泛作为数字系统的控制核心。
但利用中低端FPGA还没有可以达到100MHz以上的时钟数据恢复电路。
由于上面的原因，许多利用FPGA实现的高速通信系统中必须使用额外的专用时钟数据恢复IC，这样不仅增加了成本，而且裸露在外的高速PCB布线使还会带来串扰、信号完整性等非常严重的问题。
如果可以在中低端FPGA上实现高速时钟数据恢复电路，则可降低成本且提高整个电路系统的性能。
目前利用FPGA实现时钟恢复电路的方法，基本都是首先利用FPGA内部的锁相环产生N*f的高频时钟，然后再根据输入信号控制对高速时钟的分频，从而产生与输入信号同步的时钟信号[1~3]，其中N决定了恢复时钟信号的相位精度，通常N等于8。
因此如果输入信号的频率为100MHz，则系统的工作频率就必须达到800MHz，对于中低端FPGA，如此高的工作频率显然无法承受。
虽然高端FPGA可以达到GHz的工作频率，但其高昂的价格不适合用于普通用户。
而其它基于中低端FPGA实现高速时钟恢复电路的方法，要么需要外部VCO模块[4]，要么只能恢复数据而无法得到同步的时钟信号[5]。
针对这种情况，本文提出了一种利用Altera FPGA中的锁相环及Logiclock 等技术，实现高速时钟恢复电路的方法。
电路是在Altera 的EP2C5T144C6芯片上实现的，用于数字光端机的接收端基于FPGA的高速时钟数据恢复电路的实现李湘琼 黄启俊 常胜(武汉大学，物理科学与技术学院电子科技系)摘 要：介绍了一种利用输出时钟在具有不同相位的时钟信号之间进行切换实现高速时钟恢复电路的方法。
![一种实现FPGA监控及恢复的方法[发明专利]](https://img.taocdn.com/s1/m/0f31b746a517866fb84ae45c3b3567ec102ddc01.png)
[19]中华人民共和国国家知识产权局[12]发明专利申请公布说明书[11]公开号CN 101241463A [43]公开日2008年8月13日[21]申请号200710003551.3[22]申请日2007.02.08[21]申请号200710003551.3[71]申请人北京天融信网络安全技术有限公司地址100085北京市海淀区上地东路1号华控大厦四层[72]发明人沈利军 王万亭 曾涛 [74]专利代理机构信息产业部电子专利中心代理人吴永亮[51]Int.CI.G06F 11/30 (2006.01)G06F 1/24 (2006.01)权利要求书 1 页 说明书 3 页 附图 2 页[54]发明名称一种实现FPGA监控及恢复的方法[57]摘要本发明涉及FPGA/ASIC芯片技术领域，具体涉及一种实现FPGA监控及恢复的方法包括，步骤1.将FPGA芯片内的各功能模块进行复位；步骤2.读取FPGA芯片内监控寄存器的值，并判断FPGA芯片内的功能模块是否正常，若正常，则写全F到监控寄存器，否则，转入步骤3；步骤3.通过复位接口复位FPGA芯片。
本发明在不使用第三方芯片、不用修改系统架构的情况下，通过FPGA芯片实现相应接口逻辑，既提供了系统自我监控的功能，又恢复系统的正常功能，使系统成本大大降低。
200710003551.3权 利 要 求 书第1/1页 1. 一种实现F P G A监控及恢复的方法，其特征在于，包括如下步骤： 步骤1、将FPGA芯片内的各功能模块进行复位；步骤2、读取FPGA芯片内监控寄存器的值，并判断FPGA芯片内的功能模块是否正常，若正常，则写全F到监控寄存器，否则，转入步骤3；步骤3、通过复位接口复位FPGA芯片。
2. 如权利要求1所述的实现FPGA监控及恢复的方法，其特征在于，所述步骤1这样实现的：(1)对FPGA芯片内的功能模块查询是否有需要处理的任务，若有，则开始进行相应的处理，否则，将监控寄存器中对应该功能模块的位置为0，进行复位；(2)跳回(1)，继续下一功能模块的处理。
一种低成本光接收器的数据恢复电路的设计及FPGA实现
宁少春
（重庆邮电大学光电学院，重庆400065）
【摘要】：设计了一种利用FPGA的可编程输入延时单元（IDELAY）和锁相环输出同频多相时钟结合的4倍过采样高速时钟数据恢复电路。
可在较低频率同步恢复4位并行数据，有效的增大带宽并降低了终端成本，并采用自动检测和判断的方法检测数据跳变边沿，消除了数据毛刺的干扰。
关键词：时钟数据恢复；过采样；输入延时单元；现场可编程逻辑阵列
【中国分类号】TN934.3【文献标识号】A
A low-cost optical receiver data recovery circuit design and FPGA implementation
（School of Optoelectronic Engineering, Chongqing University of Post & Telecommunication, Chongqing 400065, China）
Abstract: Designed a FPGA programmable input delay unit (IDELAY) and phase-locked loop output combination with the frequency multi-phase clock four times over-sampling of high-speed clock and data recovery circuit. Recovery in the four parallel data at lower frequencies, effectively increase bandwidth and reduce the cost of the terminal, and automatically detect and determine the method detection data transition edge, eliminate the interference of data glitches.
Keywords: clock and data recovery; oversampling; input delay unit; field programmable logic arrays
1 引言
随着互联网的普及，光纤通信技术正在走进千家万户。
光纤通信拥有传输
距离长，信号损失小，带宽高，架设维护成本低等诸多优点。
但是作为网络终端如果采用现有光接收器，不但成本太高，而且普通家用难以维护，过高的带宽也造成资源的浪费。
如何设计一种低成本的光纤数据接收模块至关重要。
时钟数据恢复电路是高速收发器的核心模块。
所以本文提出一种利用低成本FPGA实现光纤数据恢复电路的方案。
目前利用FPGA实现时钟恢复电路的方法，基本都是首先利用FPGA内部的高频时钟对数据进行过采样，然后再根据输入信号控制对高速时钟的分频，从而产生与输入信号同步的时钟信号。
比如采用4倍过采样，如果输入信号的频率为100MHz，则系统的工作频率就必须达到400MHz，对于中低端FPGA，如此高的工作频率显然无法承受。
虽然高端FPGA可以达到GHz的工作频率，但其高昂的价格不适合用于普通用户。
而其它基于中低端FPGA实现高速时钟恢复电路的方法，要么需要外部VCO模块，要么只能恢复数据而无法得到同步的时钟信号。
针对这种情况，本文提出了一种利用Altera FPGA中的锁相环及Logiclock等技术，实现高速时钟恢复电路的方法。
2 设计方案
一整体结构
图1整体结构图
如图1所示，由时钟控制模块产生多个相同频率不同相位的时钟，用这些时钟分别对输入数据进行采样。
这样一来多个时钟在一个周期内的不同时间段分别
采样代替了传统一个高频时钟过采样，有效的降低了整体时钟频率适合低成本FPGA实现。
采样模块是负责处理和同步采样数据的本设计采用2个结构相同的采样模块进行“乒乓”操作，可以有效的利用FPGA强大的并行处理能力，合理利用片内资源
经过采样模块同步以后的数据交给数据恢复模块，去掉过采样并恢复出原始数据。
二时钟控制部分
图2时钟关系
如图 2 由时钟控制模块产生16个同频率采样时钟16个时钟逐级相位差22.5度分别对输入数据进行采样采样结果送到数据恢复模块处理产生恢复后的数据。
[2]
采样采用4倍过扫描所以16个采样结果对应4位的恢复数据
由主时钟分别通过4个锁相环产生16个同频率不同相位的时钟其中pll1的相位为0，22.5 ，45，67.5 ；pll2：90，112.5，135，157.5；pll3：180，202.5，225，247.5；pll4：270，292.5，315，337.5。
下图是仿真中16个时钟的波形
图3时钟波形仿真图
图3可见在一个周期中16个时钟的上升沿依次到达，可以对数据进行16次采样。
三采样模块
采样模块由2个结构相同的模块并行。
第一个控制前8个时钟对数据采样；第二个控制剩下8个时钟采样。
[3]
每个模块分成采样和同步2个部分
1 采样部分：如图4 8个时钟每个时钟上升沿对数据采样，分别写入一个含有8个1位寄存器的寄存器组ram0在主时钟下个周期时采样写入另一个寄存器组ram1 。
2 同步部分：利用分别采样间隔乒乓操作寄存器组ram0 ram1 同步读出8位采样数据。
[1]
图
4 采样模块原理图
四 数据恢复模块
得到16个同步采样数据后，送入数据恢复模块处理得到4位原始数据。
数据恢复模块 包括跳变沿检测 ，鉴相器和16选4的多路选择器。
图5恢复模块结构图
如图5所示，首先根据采样信号检测出数据跳变沿。
然后鉴相器根据跳变沿位置，判断出最佳采样位置，输出控制信号，控制多路选择器，选择最佳采样信号通过，形成恢复数据。
图6跳变沿位置图
如图6首先对主时钟进行采样然后比较采样数据判断跳变沿位置，由于是4倍过采样所以本设计的鉴相器采用跳变沿后的第三个数据作为输出数据，此时为眼图最大处。
[4]
3结论：
本文提出的电路结构不需要高频时钟信号，因此只要相位调整过程中时钟信号的脉冲宽度大于器件要求的最小值，且满足整个电路满足建立保持时间就可以正常工作。
但是由于始终相位比较接近，对延迟要求较高，需要把所有时钟设置为全局时钟。
最小的时钟周期T=max(3*Tmin，Tper)，其中Tmin是所用器件时钟信号脉冲宽度的最小值，Tper是满足建立保持时间的最小时钟周期。
例如EP2C35F672C6芯片工作时钟高电平脉冲最小值为1ns，采用该芯片电路的工作频率可以达到300MHz，这个工作频率已经通过了Altera DE2板的硬件验证。
如果采用更快的器件如Cyclone III EP3C10T144C7，时钟脉冲宽度最小值
0．625ns，经过仿真验证其工作频率可以达到400MHz。
在时钟调整模块后加一个简单的二分频电路，就可以实现32个时钟相位的调整精度，根据不同器件的性能很容易进行扩展，达到所需要的设计要求。
参考文献
[1] 尹晶，曾烈光. 一种快速同步的时钟数据恢复电路的设计实现[J]. 光通信技术,2007,xx(1):52-54.
[2] Razavi B. Challenges in the design of high-speed clock and data recovery circuits[J]. IEEE Communication Magazine. 2002, (8):94-101.
[3] ITU-T. The control of jitter and wander within digital networks which are based on the synchronous digital hierarchy (SDH)
[4] 曲伟，孙志安. 基于FPGA实现高速串行链路数据恢复的方法.计算机质量 2011.01
作者简介：
宁少春（1983-）硕士研究生就读于重庆邮电大学光电学院
研究方向：高速光收发器的设计与实现。
