EDA 后端工具比较最近部门一直在考虑关于后端工具的选择，大半年了，synopsys 和cadence 两家的技术支持不停的来做技术讲座，都说自家的工具好。
最近一周，cadence 的售前又来做技术讲座，顺便再次分析了自家软件的好处，使得我开始对synopsys 的工具有点怀疑了。
好在今天终于看到了一片不错的文章，详细、客观的分析了2 家公司的后端工具优劣，因此转贴到这里，以备参考。
起个唬人的名字而已，无意挑起Synopsys 和Cadence 的战争，恐怕没有热闹可看。
最近看到水木MeTech 上关于Astro 和Encounter 的讨论，回想起自己的数字后端历程，有了写个工具回忆录的冲动。
我从01 年开始用SE(SiliconEnsemble), 02年进入Apollo，随后进入Astro , 07年转投SoC Encounter，每个工具都有大规模芯片的流片经历，几个工具总体来说各有千秋和Bug。
SE 是骨灰级鼻祖，把持了古老的IC 时代，如今基本已寿终正寝了。
但对于古老工艺下的设计，它却是唯一选择，因为工艺库对其他工具可能没有相应支持，与其绞尽脑汁去考虑库的转化，不如花点功夫学习下SE。
SE菜单简单明了，已经包含了现在数字后端设计流程的绝大多数概念，但支持的工艺和规模都很有限，非EDA 古玩爱好者就不要考虑了。
Apollo 可以看作SE 时代的终结者，虽然伴随着它官司不断，但不妨碍它成为P&R 工具的历史精品。
第一眼看到Apollo ，你肯定会吐血，为什么？菜单选项浩如烟海，菜单下面有子菜单，选项下面有子选项，显示器小点可能会连对话框都看不全。
但是Apollo 的layout 视图很舒服，手工操作支持的很好，Milkway Database 也非常方便好用，如今也已经退出历史舞台了Astro 是Apollo 的升级版，SoC Encounter 可以看作是SE 的取代产品，虽然IC Compiler 是Astro 的下一代取代产品，但目前数字后端设计工具的主流还是Astro和Encounter。
基于cell-based APR Design Flow注释文档基于标准单元的设计流程基于标准单元的设计主要分成如下5个部分：1．定义系统级模型，即体系结构的设计通过verliogC或systemC来做最顶层的系统设计。
2．系统设计完成后就需要RTL代码进行门级数字电路前端设计，并通过一系列前端验证工具进行前端设计验证，比如Modelsim、VCS等。
3．前端RTL代码完成后就进入代码综合流程，该流程把一些比较抽象的硬件语言转换成门级网表，门级网表的单元是使用的标准单元库组成。
该步需要进行门级的时序验证、功能验证及一致性验证。
4．RTL代码综合后就进入布局布线流程，通过该流程把有具体单元又有具体连接关系的门级网表变成物理版图。
该步需要进行版图级的时序验证、功能验证及一致性验证。
5．布局布线完成后最终生成tapeout的GDSII，该步的结果通过流片后进行实际的软件测试及硬件测试。
如上图所示为在各流程中可以使用的一部分工具的名称。
传统的布局布线流程在布局布线流程中需要前端RTL代码综合后门级网表数据，布局布线本质就是把门级网表变成满足时序的物理版图。
所以需要进行预布局过程，通过预布局可以把硬宏模块放置在指定的位置，也可以把由标准单元组成的模块放置在指定的区域中。
预布局后就要进行电源地网络的设置，电源地网络的设置需要满足防止电压降及电迁移的要求。
基本框架设置后就进行标准单元组成的模块的实际布局及时钟树综合，该流程中同时需要进行时序验证及优化。
布局达到时序要求后就进行细节布线过程，同样该步骤需要进行时序验证。
布线后就进行寄生参数提取后最精确的时序分析，该寄生参数的提取数据并不能做为sign-off的数据，最后的数据时GDSII的寄生参数数据做sign-off时序分析。
如上图右边所示为布局布线各个流程中的图形显示。
线延时问题随着制造工艺的越来越先进，连线的延时已经成为主要影响时序的一个部分。
由于金属连线的电阻大导致新的时序问题：比如时序收敛性，信号完整性，功耗问题。
