用VerilogHDL进行FPGA设计的一些基本方法

第21卷第2期 中南民族大学学报(自然科学版) Vol.21No.2 2002年6月 Journal of S ou th-Cen tral University for Nation alities(Nat.Sci.Edition) J un.2002V erilog HDL语言在FPGA/CPLD系统设计中的几个原则李　兵(中南民族大学计算中心)　吴周桥(武汉科技学院电子信息系)摘　要　根据F PG A/CPL D硬件结构的特点,从系统设计的实际出发,提出了利用V er ilog HDL进行F PG A/ CPL D设计的一些描述风格的基本原则,这些原则中,有些是传统电路设计中不存在的,但是对设计的性能具有直接的影响.这些原则也可以用于指导用原理图进行设计.关键词　硬件描述语言;可编程逻辑器件;状态机中图分类号　T P312　文献标识码　A　文章编号　1005-3018(2002)02-0047-04 在现代电子系统的设计中,利用FPGA/CPLD 进行的集成设计已经逐步取代了标准逻辑器件,成为ASIC设计的一个重要的分支,逐渐成为系统设计师的首选方案.这是因为,利用FPGA/CPLD的快速原型设计技术,可以大量地缩短产品的上市时间,从而为产品占领市场创造条件.随着硬件描述语言的出现,系统的设计方法出现了较大的变革.工程师不必关心自己的设计在硬件上是否已经有相应的器件,他们更加专注于系统的体系结构和算法实现.不仅如此,更重要的是,利用新的Top-Dow n设计方法,使得系统的设计从一开始就能够在系统级的行为描述上得到验证,不必担心因系统级设计上的错误而出现设计过程的反复.此外还可以实现与硬件结构无关的系统设计,设计的结果可以在不同的硬件实现途径之间自由移植,增加设计复用性.因此,HDL已经成为广大系统设计者首选的设计工具.据统计,在美国有60%的HDL使用者是采用Verilo g HDL作为设计工具的.但是,由于设计的结果不如传统的原理图习惯,加上FPGA/CPLD 器件的硬件特点,不同的设计风格,其性能将会产生较大的区别.在性能要求较高的情况下,甚至可能影响功能的实现.此外,FPGA/CPLD的设计思想本身就与传统的设计思想不同.因此,采用性能驱动的良好设计风格是进行成功设计的一个重要保障.下面就利用Verilog HDL语言进行FPGA/CPLD设计时,在设计风格上需要遵守的几个原则进行探讨.1　减少关键信号通道的逻辑层次信号每通过一个逻辑门,均会对信号产生一定的延迟,因此尽量减少关键通道所通过的逻辑门的数量,可以确保在时序上要求较高的设计中满足系统对时序的要求.这时应采用Verilo g HDL的优先级编码方法进行设计.在下面的例子里,设计A中,关键信号critical 经过3个门之后到达输出端,因此是最后到达输出端的信号.而在设计B中,关键信号只经过一个门就到达输出端,因此可以减少关键信号的延迟,提高了系统的性能.设计A:module demo(critical,signal1,sig nal2,sig nal3, do ut,in1,in2);input critical,sig nal1,sig nal2,signal3,in1,in2;output dout;wire sel;assign sel=cr iticalûsignal1&sig nal2&sig nal3;assign dout=sel?in1:in2;a收稿日期　2001-10-09作者简介　李　兵(1963-),男,实验师,中南民族大学计算中心,武汉430074endmodule设计B:module demo(critical,sig nal1,signal2,signal3, dout,in1,in2);input cr itical,sig nal1,signal2,signal3,in1,in2;output dout;wire sel1,sel2;if(critical) dout=in1;if(signal1&sig nal2&sig nal3) dout=in1;else do ut=in2;endmodule2　共享硬件资源资源共享可以在逻辑综合和实现时使用较少的逻辑单元实现特定的逻辑功能.因为逻辑方程的实现可以有多种途径,应该尽量减少占用资源多的模块的产生.如果设计不当,则会用更多的资源来实现同样的功能.在下面的实例中,设计C将造成硬件资源的浪费,因为该设计将生成2个加法器,再将其结果通过选择器选择出结果.而设计D可以较好地利用硬件资源达成目的.在设计D中,先将输入信号进行选择,然后在进行相加.显然,加法器比多路选择器占用的资源更多,所以设计D所用的资源较少.设计C:module demo(select,a,b,c,d,sum);input select;input[7:0]a,b,c,d;output[16:0]sum;wire[16:0]m id1,m id2;assign m id1=a+b;assign m id2=c+d;assign sum=select?mid1:mid2;endmodule设计D:module demo(select,a,b,c,d,sum);input select;input[7:0]a,b,c,d;output[16:0]sum;wire[7:0]mid1,mid2;assign mid1=select?a:c;assign mid2=select?b:d;assign sum=mid1+m id2;endmodule3　提高硬件资源的利用率在各种FPGA/CPLD的结构中,宏单元一般由组合逻辑块和触发器组成.一般情况下,如果一个组合逻辑输出的信号只是驱动一个触发器,则该组合逻辑部分可以与触发器融合到一个通用宏单元中.但是如果该信号驱动两个或者两个以上的触发器,则该组合逻辑电路将单独占据一个宏单元,其同一单元的触发器将不能使用,从而浪费了硬件资源.例如在Lattice器件中,一个GLB包含与阵列乘积项共享阵列和4个触发器,如果乘积项结果需要从该宏单元输出,则其触发器将不能利用.较好的设计风格是设计成设计F的风格,这样,组合逻辑电路可以和触发器共用一个宏单元.当然,不同公司的器件,由于其结构、开发工具的不同,所得的结果可能不同.设计E:module dem o(c1k,en1,en2,a,b,c,q1,q2);input a,b,c,en1,en2,c1k;output q1,q12;reg q1,q2;wire mid;assign mid=a&b&c;always@(posedge c1k)begin if(en1==1)q1<=m id;endalways@(posedge c1k)beginif(en2==1)q2<=m id;endendmodule设计F:module dem o(c1k,en1,en2,a,b,c,q1,q2);input a,b,c,en1,en2,c1k;output q1,q12;48 中南民族大学学报(自然科学版)第21卷reg q1,q2;always@(posedge c1k)beginif(en1==1)q1<=a&b&c;endalways@(posedge c1k)beginif(en2==1)q2<=a&b&c;endendmodule4　避免出现不必要的锁存器在VerilgHDL语言中,当使用case语句和if 语句时,如果这类语句不能覆盖所有的输入范围,则在进逻辑综合后,将会出现不必要的锁存器(注意区别于CPLD和FPGA中丰富的寄存器)[1],从而使得系统的性能大大降低.因此,在利用这类语句进行设计时,需要让条件覆盖所有的输入范围.设计G:module demo(reg a,result,c1k);input c1k;input[7:0]r eg a;output[7:0]result;reg[7:0]result;always@(posedge c1k)begincase(reg a)8'd0:result<=8'h7f;8'd1:result<=8'hbf;8'd2:result<=8'hdf;8'd3:result<=8'hef;endcaseendendmodule显然,上面的case语句没有覆盖所有的输入条件,因此,将会出现锁存器.实际上,在case语句的结束之前加入default项,则可以防止锁存器的出现.5　在描述状态时采用独热码在描述状态机时,采用独热码比采用格雷码或二进制码更能获得较好的性能[2].尽管采用独热码将会占用更多的寄存器资源,但是,它可以节省许多组合逻辑电路(因为其它编码方式需要进行译码操作)资源.而在FPGA中具有丰富的寄存器资源. ‘define state08'b00000001 ‘define state18'b00000010 ‘define state28'b00000100 ……当然,在系统的描述中,采用独热码编码的方法,将会产生许多过剩的状态,即系统中不存在的状态.必须在有关的描述中,如case语句描述中增加default项,使系统处在多余的状态时回到一个确定的状态.6　适当地划分设计的模块尽管HDL语言可以描述任意复杂的设计,但是,一般的逻辑综合工具对大约2000～5000门规模的设计可以综合出最好的结果.因此,应该将一个较大的复杂系统划分为规模适当的模块,并且在模块的边缘使用寄存器来解决信号在输入和输出上的时序问题.下面的例子就是如何在模块的边缘经过寄存器将信号送出模块.在例子中只是显示了在模块的边缘使用寄存器的方法.设计H:module dem o(c1k,a,b,c);input c1k,a,b;output c;reg a1,b1;always@(posedge c1k)begina1<=a;b1<=b;endc=a1+b1;endmodule设计I:module dem o(c1k,a,b,c);input c1k,a,b;output c;reg c;always@(posedge clk)begin49第2期 李　兵等:V erilo gHDL语言在FP GA/CP LD系统设计中的几个原则 c<=a+b;endendmodule以上语言描述的结构,不需要作任何的改动就可以在Workview Office7.4的逻辑综合工具上综合出网表或者原理图.当然,由于逻辑综合工具多种多样,因此,随着综合工具的不同,相同的语言描述,经过逻辑综合后,其结果也有所不同.在实际应用中应该根据所使用的工具的特点,摸索出一套合适的设计指导原则.7　结束语本文详细讨论了利用VerilogHDL语言进行FPGA/CPLD设计时,在描述风格上的一些原则.它对利用原理图进行设计也有指导意义.事实上,利用HDL语言进行设计,和利用原理图进行设计一样,采用性能驱动的设计可以大大提高系统设计的成功率.参　考　文　献[1]　侯伯亨,顾　新.V HDL硬件描述语言与数字逻辑电路设计[M].西安:西安电子科技大学出版社,1997.153～167[2]　夏宇闻.复杂数字电路与系统的V erilo g HD L设计技术[M].北京:北京航空航天大学出版社,1998.87～93Rules of CPLD/FPGA System Design Based on Verilog HDLLi B ing　W u ZhouqiaoAbstract　This paper gives the rules of Ver ilog HDL description styles in the FPGA/CPLD system design base on the architecture of PLD.T he rules,part of w hich ar e bey ond the traditional methods,affect the pr eference of the results directly.Though the discussion bases on HDL,the r ules can be applied to direct schem atic base desig n.Keywords　HDL;FPGA;state machineLi Bing　Engineer,Com puter Cent er,SCU FN,W uha n430074(上接第42页)Additional FM Transmitter for Radio/RecorderTan B isi　Qin LiangAbstract　In this paper,a sim ple,economical method of adding FM tr ansmitter m odule to no rmal radio/ recor der is introduced.With this ex panding function,a radio/recorder can be easily used in bigg er class-room.Keywords　frequency m odulatio n;dio de varacto r;frequency deviationTan Bisi　L ect,Dept o f Eng lish,SCU F N,Wuhan43007450 中南民族大学学报(自然科学版)第21卷。

0引言在数字电路中，时钟脉冲信号是最重要的信号之一。

一个数字电路往往需要多种频率的脉冲作为驱动，通常采用一个高频晶振产生一种高频率的脉冲，再利用其它的分频方法进行分频，从而产生各种不同频率的脉冲，是一种常用的方法。

本文设计的分频器是采用Verilog HDL硬件描述语言，采用参数化的设计思想，在FPGA上实现的一种软件化的分频器，且该分频器仅占用FPGA的几个逻辑单元。

1通用分频器的设计分频器分为偶数分频、奇数分频、半整数分频和小数分频等，本文采用参数化的设计思想设计偶数分频器。

所谓参数化就是把程序中的某些参数设计成可以改变的量，使用户可以根据需要设定参数的值，以满足不同的需求。

1.1分频原理在设计偶数分频器时，采用通过一个由待分频时钟上升沿所触发的计数器循环计数来实现N倍(N为偶数)分频的实现方法，这种方法可以实现占空比为50％的任意偶数分频。

1.2设计方法在FPGA上，可以采用两种不同的Verilog HDL程序语句来设计计数器。

用这两种程序语句设计的计数器功能相同，但其实现方式不同，程序结构也不一样。

所以这两种程序语句编译综合后，它们占用的逻辑单元LE数差别很大。

本文对这两种程序语句进行了分析，比较了它们所占用的逻辑单元数的差别，并对产生这种差别的原因进行了分析。

（1）方法1module FPQ_1(CLK,OUT);input CLK;output OUT;parameter bitsize=4;//计数器二进制位数parameter L=9;//1/2倍的计数基数减1reg[bitsize:0]count=0;reg OUT=0;reg counter;always@(posedge CLK)begincount=(count<L)(count+1):0;//计数counter=(count==L)1:0;用Verilog HDL实现基于FPGA的通用分频器的设计Design of General Frequency Divider Based on FPGA Using Verilog HDL罗浩1许艳1,2仲佳嘉3Luo Hao Xu Yan Zhong Jiajia（1.江西理工大学应用科学学院，江西赣州341000；2.武汉理工大学信息学院，湖北武汉430070；3.江西赣州供电公司通信自动化分公司，江西赣州341000）（1.College of Applied Science,Jiangxi Univ.of Science&Technology,Jiangxi Ganzhou341000；2．School of Information Engineering,Wuhan Univ.of Technology，Hubei Wuhan430070；3．Branch of Communication and Automatization,JiangxiGanzhou Electric Power Corporation,Jiangxi Ganzhou341000)摘要：在数字逻辑电路设计中，常常遇到一些对时钟分频的需求。

FPGA——用Verilog HDL进行三角波和三相方波的编写三角波module triangle(inputsys_clk,output [2:0]sda);reg[3:0]a=0;regai=0;always@(posedgesys_clk)beginif(ai==0)begina=a+1;if(a==7)ai<=1;endelsebegina=a-1;if(a==0)ai<=0;endendassignsda[0]=a[0];assignsda[1]=a[1];assignsda[2]=a[2];endmodule三相方波第一种方法：modulepwmabc(inputsys_clk,output [2:0]abc);regtriga=0;regtrigb=1;regtrigc=0;reg[15:0] cnt1=0;reg[15:0] cnt2=20;reg[15:0] cnt3=40;always@(negedgesys_clk)beginif(cnt1>59)begintriga=~triga;cnt1<=1;endelsecnt1<=cnt1+1;if(cnt2>59)begintrigb=~trigb;cnt2<=1;endelsecnt2<=cnt2+1;if(cnt3>59)begintrigc=~trigc;cnt3<=1;endelsecnt3<=cnt3+1;endassignabc[0]=triga;assignabc[1]=trigb;assignabc[2]=trigc;endmodule第二种方法module fangbo0(inputsys_clk,output [2:0]sda);reg [31:0]halftemple_counter0=0;reg [31:0]halftemple_counter1=0;reg [31:0]halftemple_counter2=0;reg [1:0]temple_clk0=1;//第一相的初始值是高电平（初始的高低电平是根据我给你看的相位图来的）reg [1:0]temple_clk1=1;//第二相的初始值是高电平reg [1:0]temple_clk2=0;//第三相的初始值是底电平//我在设计三相方波的时候用的比较笨的方法，就是三相方波一项一项的来设置。