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集成电路版图设计岗位职责职位要求(实用版)编制人：______审核人：______审批人：______编制单位：______编制时间：__年__月__日序言下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
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《集成电路版图设计》课内实验学院：信息学院专业班级：学号：学生姓名：指导教师：模拟集成电路版图设计集成电路版图是电路系统与集成电路工艺之间的中间环节，是一个不可少的重要环节。
通过集成电路的版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原于基于硅材料的立体结构。
因此，版图设计是一个上承的电路系统，下接集成电路芯片制造的中间桥梁，其重要性可见一斑。
但是，集成电路版图设计是一个令设计者感到困惑的一个环节，我们常常感到版图设计似乎没有什么规矩，设计的经验性往往掩盖了设计的科学性，即使是许多多年版设计经验的人有时候也说不清楚为何要这样或者那样设计。
在此，集成电路版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。
但它更需要设计者的创造性，空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日异月新的集成电路发展密切关注和探索。
一个优秀的版图设计者对于开发超性能的集成电路是极其关键的。
在版图的设计和学习中，我们一直会面临匹配技术降低寄生参数技术熟悉电路作用（功能，频率）电流密度的计算（大电流和小电流的电流路径以及电流流向）等这些基本，它们也是最重要的问题。
版图的设计，从半导体制造工艺，到最后的后模拟过程都是非常关键的，里面所涉及的规则有1500——2000条，一些基本问题的解决方法和设计的调理化都将在下面提及。
模拟集成电路版图设计流程：阅读研究报告理解电路原理图了解电路的作用熟悉电流路径晶大小知道匹配器件明白电路中寄生，匹配，噪声的产生及解决方案对版图模块进行平面布局对整个版图进行平面布局熟练运用cadence软件进行版图绘制Esd的保护设计进行drc与lvs检查整理整个过程中的信息时刻做记录注意在设计过程中的交流集成电路制造工艺双极工艺：Cmos（p阱）工艺：版图设计经验总结：1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.2 Cell名称不能以数字开头.否则无法做DRACULA检查.3 布局前考虑好出PIN的方向和位置4 布局前分析电路，完成同一功能的MOS管画在一起5 对两层金属走向预先订好。
集成电路版图设计实验心得实验心得，总结：集成电路版图设计是由基本门电路搭建组合而成的大型复杂电路，如果对其中的关键参数不了解就无法进行相应的设计，更别说自己能够将它做好。
因此，我们有必要掌握集成电路设计的相关知识与技术，熟悉相关工具软件，学会使用电子技术手段和方法来完成芯片功能设计、版图绘制以及相关的技术文档编写等。
下面介绍下此次课程实验的主要内容：一、简单的 CMOS 逻辑模块设计1. CMOS 器件及工作原理二极管：当没有加上反向偏压时，为导通状态，正向导通；在加上反向偏压后，反向阻断，变为截止状态，且耗尽所有能量；当两端都接上负载时，电流经过负载电阻降为0，同时功耗降到最小。
二极管有如下特性:(1)结电容，很小（约10^-9法拉，正常情况下为0.7左右）。
（2）特性曲线是一条垂直于管子轴线的一条曲线。
在静态工作点附近，当二极管加上反向电压后,它可以看成一个一端开路另外一端短路的普通二极管;在整个工作区内它几乎处于完全饱和状态,其电流随着电压增大而迅速增大;实验心得，总结：集成电路版图设计是由基本门电路搭建组合而成的大型复杂电路，如果对其中的关键参数不了解就无法进行相应的设计，更别说自己能够将它做好。
因此，我们有必要掌握集成电路设计的相关知识与技术，熟悉相关工具软件，学会使用电子技术手段和方法来完成芯片功能设计、版图绘制以及相关的技术文档编写等。
下面介绍下此次课程实验的主要内容：一、简单的 CMOS 逻辑模块设计1. CMOS 器件及工作原理二极管：当没有加上反向偏压时，为导通状态，正向导通；在加上反向偏压后，反向阻断，变为截止状态，且耗尽所有能量；当两端都接上负载时，电流经过负载电阻降为0，同时功耗降到最小。
二极管有如下特性:(1)结电容，很小（约10^-9法拉，正常情况下为0.7左右）。
（2）特性曲线是一条垂直于管子轴线的一条曲线。
在静态工作点附近，当二极管加上反向电压后,它可以看成一个一端开路另外一端短路的普通二极管;在整个工作区内它几乎处于完全饱和状态,其电流随着电压增大而迅速增大;当电压减小到某一值后，电流突然减少，并且这个电流的值为管子特性曲线的斜率，但仍保持原来的电流值不变，在管子轴线上电流不再是一条直线，管子的阻抗发生了翻转，导致其电流迅速下降。
DC-DC 变换器中误差放大器AMP 模块版图设计1 DC —DC 变换器中误差放大器AMP 模块电路误差放大器是整个变换器电路的核心，从原理上说，误差放大电路内部实质上是一个具有高放大倍数的多级直接耦合放大电路。
误差放大器的电路结构如下：V I NR40V1DC = 3VR5误差放大器的原理图如下：L = 2u版图是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸，电阻电容大小等器件相关的物理信息数据。
版图设计是创造工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状，尺寸以及不同工艺层的相对位置的过程。
其设计目标有以下三方面：1. 满足电路功能，性能指标，质量要求；2. 尽可能节省面积，以提高集成度，降低成本；3. 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。
下面是我对误差放大器AMP模块版图设计及仿真的过程。
2DC—DC变换器中误差放大器AMP模块版图设计及仿真２.１版图设计的前仿真２.１.１替换及其他基本设置此次版图所用工艺为MOSIS/ORBIT 1.2u SCNA。
（设置替换路径为：C:\program files\Tanner EDA\Tanner Tools v13.1\L-Edit andLVS\Tech\Mosis\morbn12）替换设置后，将设置-设计-technology下的technology to micro map 改为：1 Lambda=microns。
２.１.２版图的基本绘制下面为常用的CMOS工艺版图与工艺的关系：（1）N阱：做N阱的封闭图形处，窗口注入形成P管的衬底（2）．有源区：做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层（3）．多晶硅：做硅栅和多晶硅连线。
封闭图形处，保留多晶硅。
（4）．有源区注入：P+,N+区。
做源漏及阱或衬底连接区的注入（5）．接触孔：多晶硅，扩散区和金属线1接触端子。
（6）．金属线1：做金属连线，封闭图形处保留铝（7）．通孔：两层金属连线之间连接的端子（8）．金属线2：做金属连线，封闭图形处保留铝①NMOS与PMOS的绘制绘制NMOS要用到的图层有Active、N Select、Poly、Active Contact、Metal1，而PMOS管的版图绘制需要用到N Well、Active、P Select、Poly、Active Contact、Metal1，其中Poly的长度就是晶体管的L，Active的高度就是晶体管的W。
PMOS管与NMOS管的版图如图1所示。
（a）PMOS (b)NMOS对于大尺寸的MOS管，要节省版图的面积，需要对版图进行优化处理。
对于宽度很宽的MOS管，应采用“叉指结构”，以减少漏源和栅极面积；使用指状晶体管的另一个原因是优化由晶体管宽度所引起的多晶硅栅电阻。
因为多晶硅是由单端驱动的，存在电阻，所以需要一个准则来规定单个指状晶体管的最大长度。
因此，对于大晶体管来说，将其设计成多个指状晶体管是遵守最大宽度准则的唯一方法。
对于长度很长的MOS管，应采用折叠形式；宽度很窄的MOS管，应采用狗骨形画法；对于共用源或漏的MOS管，且两MOS管尺寸相同，为节省空间或使寄生结电容最小、应将共用的源或漏合并在一起。
如：叉指状MOS晶体管：ABBA图4 叉指状MOS晶体管②电容版图在两个悬浮导电层之间生长或者淀积一层相对比较薄的氧化层，从而形成一个下极板寄生电容适中的高密度电容器。
用L-Edit软件绘制电容版图时的步骤如下：首先计算电容的有效面积，进而确定有效面积所对应的宽和长。
根据式2.2可以算出本设计的电容的有效面积，进而可以确定W和L。
绘制电容时要用的图层为Poly、Poly2、Metal1、Poly Contact、Poly2 Contact、Poly-Poly2 Capacitor ID。
电容版图如图5.所示，而电容的有效面积就是Poly-Poly2 Capacitor ID的面积。
在理想情况下，其电容值可用下式进行计算：(2.2)图5 电容版图③电阻版图在CMOS工艺中，能与之兼容的电阻主要有：金属电阻、多晶硅电阻、扩散电阻（源/漏P+或N+扩散）、N阱电阻、MOS电阻（有源电阻）。
这几种电阻的方块电阻值大约如下：金属为60mΩ/□、多晶硅为几～上千Ω/□、扩散电阻为5Ω/□、N阱电阻为1kΩ/□。
多晶硅的薄层电阻（版图如图5.2所示）较小，可以实现小阻值的电阻，缺点是多晶硅电阻的薄层电阻值会随温度和工艺的不同而不同。
N阱电阻（如图5.3所示）的薄层方块电阻值约为1 kΩ，可以实现大阻值的电阻，但受工艺影响较大。
本次设计采用采用了常用的多晶硅电阻。
蛇形电阻如下图：④pad画法：Metal1：102×102；Metal2；100×100；Overglass：88×88；Via：90×90；Pad Comment：100×100。
2.1.3版图的布局在整个版图布局中，晶体管的纺织采用P管和N管分层放置，分为三层，P 管放入N阱中，N阱中尽量多的设置阱连接区，N管层尽量多的设置衬底接触点。
为了减小栓锁效应，每一层的晶体管加入了硬性保护环，保护环由select、active、active contact、metal层组成。
N型保护环的select层用nselect，P 型保护环的select层用pselect。
输入输出以及电源的接触端口采用焊盘的形式。
误差放大电路的版图布局如下图所示：版图设计完成后进行设计规则检查，DRC检查无误后，表明版图满足电路连接及设计规范。
2.2版图设计T-spice提取和仿真运用T-spice进行后仿真，采用1.25u的工艺。
网表见附件A，网表生成后利用W-edit生成波形图。
对于电阻电容以及信号源的设置，可直接通过语句的形式在网表中修改。
端口的命名设置如下：其余的端口用同样的方法命名。
端口仿真设置如下：其余端口用同样的方法设置完后，仿真波形如下：心得体会通过本次课程设计，我对集成电路版图设计有了更深刻的体会，掌握了集成电路版图设计软件L-Edit的基本操作，并对提取网表和仿真更加熟练。
在本次设计中，由于考虑不周，各个器件之间没有留足够大的地方，导致后来连线时线间距太小而出错，不得不重新布局，使我明白在版图的绘制过程中，布局是非常重要的，要边连线边考虑如何让布局美观，芯片面积尽可能的减小，器件的摆放也要合理，连线也要尽可能的短。
而且在绘制过程中为了减小栓锁效应，每一层晶体管都要加保护环。
在本次设计中，也对电阻电容的画法有了更深刻的认识，对于电阻电容在开始画时不用考虑它的大小，最后可通过网表文件中的语句进行设置。
总之，这次课程设计自己学到了很多有用的东西，对版图的画法更加熟练了。
参考文献【1】孙润等. TANNER集成电路设计教程[M]. 北京：希望电子出版社. 2002.【2】陈中建. CMOS电路设计布局与仿真[M]. 北京：机械工业出版社. 2006.【3】廖裕评，陆瑞强. 集成电路设计与布局实战指导[M]. 北京：科学技术出版社. 2004.附录A* Circuit Extracted by Tanner Research's L-Edit Version 11.10 / Extract Version 11.10 ;* TDB File: E:\kecsheji \band1.tdb* Cell: Cell0 Version 1.19* Extract Definition File: D:\tranner11\替换文件\morbn12.ext* Extract Date and Time: 07/06/2013 -16:24.include "D:\tranner11\T-Spice 10.1\models\ml2_125.md"* Warning: Layers with Unassigned FRINGE Capacitance.* <Poly1-Poly2 Capacitor>* <Pad Comment>C1 VIN 22 C=133.2f $ (69 357 169 457)M1 AMPOUT 14 VIN 3 PMOS L=1.2u W=8.4u AD=75.6p PD=34.8u AS=78.12p PS=35.4u $ (272.5 243.5 274.5 257.5)M2 14 14 VIN 3 PMOS L=2.4u W=3.6u AD=17.28p PD=16.8u AS=18.36p PS=17.4u $ (209.5 242.5 213.5 248.5)M3 14 15 VIN 3 PMOS L=2.4u W=4.8u AD=31.68p PD=22.8u AS=30.24p PS=22.2u $ (-48 234 -44 242)M4 VIN 1 13 3 PMOS L=2.4u W=6u AD=52.2p PD=29.4u AS=59.4pPS=31.8u $ (30.5 232.5 34.5 242.5)M5 15 15 VIN 3 PMOS L=2.4u W=4.8u AD=21.6p PD=18.6u AS=21.6pPS=18.6u $ (-86.5 233.5 -82.5 241.5)C2 AMPOUT 22 C=133.2f $ (521 204.5 621 304.5)C3 AMPOUT GND C=20p $ (442 212 463 232.5)M6 1 1 VIN 3 PMOS L=2.4u W=15.6u AD=238.68p PD=61.8u AS=257.4p PS=64.2u $ (126.5 221.5 130.5 247.5)M7 LOUT 4 4 11 PMOS L=2.4u W=4.8u AD=33.12p PD=23.4u AS=34.56p PS=24u $ (-20 31.5 -16 39.5)M8 5 4 LOUT 11 PMOS L=3.6u W=3.6u AD=14.04p PD=15u AS=15.12pPS=15.6u $ (-71.5 33 -65.5 39)R1 8 5 R=900 $ (-57 -3.5 -41 4.5)R2 5 10 R=900 $ (-108.5 -3.5 -92.5 4.5)C4 LOUT 22 C=133.2f $ (-366.5 -26.5 -266.5 73.5)M9 12 REF 1 22 NMOS L=1.8u W=18u AD=145.8p PD=34.2u AS=280.8p PS=67.2u $ (427 -98.5 430 -68.5)M10 12 REF 1 22 NMOS L=1.8u W=18u AD=145.8p PD=34.2u AS=221.4p PS=60.6u $ (397 -98.5 400 -68.5)M11 19 9 8 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=432pPS=84u $ (166.5 -103.5 170.5 -63.5)M12 19 9 8 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=133.2pPS=35.1u $ (142.5 -103.5 146.5 -63.5)M13 8 9 19 11 PMOS L=2.4u W=24u AD=133.2p PD=35.1u AS=147.6p PS=36.3u $ (120 -103.5 124 -63.5)M14 19 9 8 11 PMOS L=2.4u W=24u AD=147.6p PD=36.3u AS=396pPS=81u $ (95.5 -103.5 99.5 -63.5)M15 20 FB 10 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=432pPS=84u $ (-40.5 -104.5 -36.5 -64.5)M16 20 FB 10 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=133.2pPS=35.1u $ (-64.5 -104.5 -60.5 -64.5)M17 10 FB 20 11 PMOS L=2.4u W=24u AD=133.2p PD=35.1u AS=147.6p PS=36.3u $ (-87 -104.5 -83 -64.5)M18 20 FB 10 11 PMOS L=2.4u W=24u AD=147.6p PD=36.3u AS=396pPS=81u $ (-111.5 -104.5 -107.5 -64.5)C5 REF 22 C=133.2f $ (557 -224.5 657 -124.5)R3 GND 12 R=9k $ (396 -263 443 -215)C6 FB 22 C=133.2f $ (-368 -180 -268 -80)M19 GND 20 AMPOUT 22 NMOS L=1.2u W=3.48u AD=18.792p PD=17.76uAS=21.924p PS=19.56u $ (335.5 -296.4 337.5 -290.6)M20 GND GND 20 22 NMOS L=1.2u W=7.2u AD=54p PD=29.4u AS=47.52pPS=27.6u $ (288 -299.5 290 -287.5)M21 GND 13 13 22 NMOS L=1.8u W=8.4u AD=83.16p PD=36.6u AS=85.68p PS=37.2u $ (210.5 -302.5 213.5 -288.5)M22 GND 13 18 22 NMOS L=1.8u W=8.4u AD=83.16p PD=36.6u AS=85.68p PS=37.2u $ (137.5 -302.5 140.5 -288.5)M23 GND 19 14 22 NMOS L=1.2u W=10.8u AD=119.88p PD=43.8u AS=126.36p PS=45u $ (58.5 -302 60.5 -284)M24 GND 19 19 22 NMOS L=1.2u W=7.2u AD=62.64p PD=31.8u AS=60.48p PS=31.2u $ (-7.5 -296.5 -5.5 -284.5)M25 GND 20 20 22 NMOS L=1.2u W=7.2u AD=58.32p PD=30.6u AS=60.48p PS=31.2u $ (-83.5 -297 -81.5 -285)M26 GND 20 15 22 NMOS L=1.2u W=10.8u AD=129.6p PD=45.6u AS=126.36p PS=45u $ (-151 -298.5 -149 -280.5)C7 GND 22 C=133.2f $ (45.5 -474 145.5 -374)VIN VIN GND 3VFB FB GND 1.222 AC 1 0VREF REF GND 1.222VLOUT LOUT GND 2.5.ac dec 10 1 50MEG.print ac vp(AMPOUT) vdb(AMPOUT)* Total Nodes: 22* Total Elements: 36* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.003 sec* Total Extract Elapsed Time: 26.080 sec.END。
