基于FPGA静态和动态功耗解决方案介绍

• 132•介绍了一种基于FPGA+DSP 为核心架构的信号处理态动态功耗管理硬件设计方案，通过一定的硬件架构设计，完成DSP 和FPGA 的低功耗设计及流程处理。

1 设计案例本文提供了一种基于DSP+FPGA 架构的低功耗处理方式。

设计硬件架构如图1所示。

基于FPGA+DSP架构的动态功耗管理设计四川九洲电器集团有限责任公司 曾昱翔 昌 畅 王维维 孙 淼 汪国尧据接收脚。

DSP 被唤醒后，接收并处理外部数据，当需要FPGA 工作时，再次控制通过I2C 控制时钟管理芯片开启FPGA 输入时钟，以完成DSP+FPGA 整机的信号处理。

具体处理流程如2所示。

在系统处于低功耗状态时，DSP 处于低功耗状态、FPGA 处于无时钟的休眠状态。

系统的快速完成功能后，再次处于该状态下，可以保证系统的大部分运行时间处于低功耗状态。

此种方式利用了，以下几种特点：图1 系统架构在该硬件架构下，可以利用FPGA 和DSP 的特性完成整个处理系统的低功耗应用。

可以完成以下几种场景的使用：第一种：系统整个功能的完成可以基于外部控制指令的完成，且在未接收到外部指令时，系统不需要处于运行状态。

这种状态下，可以直接将DSP 的低功耗唤醒作为整个系统工作的有效启动判断依据；第二种：当系统的主要功能的启动及完成，需要基于较为复杂的外部逻辑判断（定时系统唤醒、AD 数据输入及外部逻辑判断等），且该逻辑无法直接使用DSP 的低功耗唤醒操作时，可将FPGA 作为外部逻辑判断的初始步骤，作为启动整个系统的判断依据。

基于以上两种场景可以采用不同的信号处理方式，以完成DSP 、FPGA 的低功耗使用，在以下分别根据使用逻辑流程进行描述。

第一种使用方式，直接使用DSP 外部唤醒脚进行系统唤醒方式的使用流程，具体的使用方式介绍如下：整个系统上电后，DSP 和FPGA 分别完成软件加载，进入正常工作状态。

DSP 主动判断系统工作状态，在系统无任务执行时，通过I2C 控制时钟管理芯片关断FPGA 输入时钟，然后DSP 进入STANDBY 低功耗模式。

基于FPGA的Vivado功耗估计和优化
 资源、速度和功耗是FPGA设计中的三大关键因素。

随着工艺水平的发展和系统性能的提升，低功耗成为一些产品的目标之一。

功耗也随之受到越来越多的系统工程师和FPGA工程师的关注。

Xilinx新一代开发工具Vivado 针对功耗方面有一套完备的方法和策略，本文将介绍如何利用Vivado进行功耗分析和优化。

 功耗估计
 在Vivado下，从综合后的设计到布局布线后的设计，其间产生的任何DCP文件都可用于功耗估计，如图1所示。

打开综合后的设计或布局布线后的设计，既可以在图形界面模式下，选择Report Power，也可以直接用Tcl 命令report_power获取功耗估计结果。

其中，利用布局布线后的设计可获得更为精确的功耗估计结果。

 在Vivado下，有两种功耗估计模式。

一种是向量模式，需要提供
SAIF（Switching AcTIvity Interchange Format）或VCD文件；一种是非向量模式，只需要提供简单的参数即可，但估计结果不够准确。

SAIF文件通过仿真生成，因此需要在SimulaTIon SetTIngs中进行设置，如图2所示。

这里的仿真只能是综合后的功能/时序仿真或者布局布线后的功能/时序仿真，这是由图1的流程决定的。

Xilinx建议在向量模式下选择SAIF文件，因其估计速。

电信应用基于FPGA的功耗优化解决方案
引言针对中心机房功耗越来越大的问题，某些电信运营商制定了采购设备功耗每年降低20%的目标。

半导体是功耗问题的关键所在，其解决方法是重新设计芯片实施和交付方案，而最新一代FPGA 可以说是主要的推动力量。

通过采用基于40nm 的半导体最新制造工艺以及创新方法来优化这些复杂的器件，设计人员能够在单芯片中集成更多的功能。

这不但降低了总功耗，而且还可以降低后续工艺节点每一相应功能的功耗。

TPACK 便是能够充分发挥低功耗优势的公司之一，它是世界上最大的电信
系统供应商之一，可提供基于Altera Stratix IV FPGA 的运营商级以太网芯片解决方案。

Altera 高性能、低功耗技术与TPACK 高度集成复杂器件专业技术相
结合，将为系统供应商提供低功耗的芯片方案，供他们在此基础上持续提高带宽容量，并完成更智能的处理。

此外，TPACK 提供的芯片解决方案可以导入到最新的FPGA 中，进一步降
低功耗。

最终实现的系统不但大大降低了目前的功耗，而且在未来几年中，仍能满足继续降低功耗的要求。

解决功耗挑战
在前沿硅片技术中处理功耗问题涉及到多种方法，包括工艺、体系结构和设计优化等。

下面介绍开发功耗优化方案时采用的工艺优化、体系结构优化和设计优化方法。

对功耗进行优化的关键方法是可编程功耗技术，根据一定的设计要求，可选择性地接通或者关断每个逻辑阵列模块(LAB)、存储器和数字信号
处理(DSP)模块，从而降低功耗。

工艺优化
在针对功耗而优化Altera 40nm FPGA 的各种技术中，每一种都有各自的优缺。

fpga动态功耗摘要：I.引言- 介绍FPGA 动态功耗的概念- 说明FPGA 动态功耗在现代电子设计中的重要性II.FPGA 动态功耗的定义与计算- 定义FPGA 动态功耗- 介绍计算FPGA 动态功耗的方法III.FPGA 动态功耗的影响因素- 列举影响FPGA 动态功耗的主要因素- 解释每个因素如何影响FPGA 的功耗IV.降低FPGA 动态功耗的方法- 介绍降低FPGA 动态功耗的主要方法- 分析这些方法的优缺点V.FPGA 动态功耗的未来发展趋势- 预测FPGA 动态功耗在未来可能会如何变化- 解释这些变化对电子设计的影响正文：I.引言FPGA（现场可编程门阵列）是一种集成电路，它可以通过编程来改变其逻辑功能。

FPGA 的动态功耗是一个重要的性能指标，因为它直接影响了FPGA的能效和运行成本。

在现代电子设计中，降低FPGA 动态功耗已经成为了一个迫切的问题。

II.FPGA 动态功耗的定义与计算FPGA 动态功耗是指在FPGA 工作时，由于其内部逻辑和布线的开关操作而产生的功耗。

动态功耗通常是通过计算FPGA 中所有逻辑门和布线的开关电流和电压来得到的。

III.FPGA 动态功耗的影响因素FPGA 动态功耗受许多因素影响，包括FPGA 的制程技术、逻辑门和布线的数量、工作频率、输入输出电平等等。

这些因素会影响FPGA 的功耗，因此设计人员需要考虑这些因素来优化FPGA 的功耗。

IV.降低FPGA 动态功耗的方法有许多方法可以降低FPGA 的动态功耗。

例如，可以优化FPGA 的逻辑设计，减少逻辑门和布线的数量；可以降低FPGA 的工作频率，减少开关电流；还可以使用低功耗技术，如睡眠模式和关断模式，来减少FPGA 的功耗。

V.FPGA 动态功耗的未来发展趋势随着制程技术的不断发展，FPGA 的动态功耗有望得到进一步降低。