EDA课程设计报告书简易cpu设计说明书

说明书课程设计说明书课程设计名称：EDA技术课程设计题目：洗衣机控制电路学生姓名：沈启伟专业：信息工程学号： 312011********* 指导教师：日期：2014年6月 12日成绩说明书摘要:从课程设计要求来看，要求实现洗衣机的正转，反转，待机，当显示时间前5S时，正转60S，待机5s，反转60s，如此一来周期就是130秒，并用三个LED灯和7段显示器分别表示其工作状态和显示相应工作状态下的时间。

本设计采用EDA技术，通过FPGA芯片实现了洗衣机控制电路的设计，本文采用Verilog 硬件描述语言洗衣机控制电路，完成对电路的功能仿真。

洗衣机控制电路包括控制电路，控制对象，状态显示电路，计时及报警电路。

控制器是系统的核心部件。

它是一闭环系统，内部结构有5s和60s信号产生器、状态计数器、数据选择器和状态译码器，它能自动发出顺序循环控制信号（S、R、L），并同时完成在该状态下计时功能。

关键词：EDA技术、FPGA芯片、硬件描述语言、控制器、7段显示器Abstract:From the curriculum design requirement to see, demanding the washing machines are turning, reverse, standby, when shows the time before 5 S, are turning 60 S, standby 5 S, 60 S, reverse，So cycle is 130 seconds, and three LED lamp and seven segment display said its working status and respectively corresponding work condition of that time. Design by EDA technology, through the FPGA chip realized the washing machine control circuit design, the paper Verilog hardware description language washing machine control circuit and the completion of the function of the circuit simulation. The washing machine control circuit including control circuit, control object, state display circuit, and the alarm clock circuit. The controller is the core of the system components. It is a closed loop system, internal structure has 5 s and 60 s signal generator, state counters, multiplexer and state decoder, It can automatically sends out order cycle control signal (S/R, L), and finish at the same time in the state timing function.Keywords:Electronic Design Automatic technology,Flied Programmable,Gate Array,Hardware DescriptionLanguage, State Machine, Ring Counter；Controller, 7 section displays说明书目录前言 (2)1.EDA技术发展及介绍 (3)1.1EDA技术的介绍 (3)1.2 EDA技术的发展 (3)1.3 EDA技术的发展趋势 (4)2、总体方案设计 (5)2.1设计内容 (5)2.2设计方案比较 (5)2.3方案选择 (6).2.4 设计框图 (7)3、特殊器件的介绍 (8)3.1 CPLD器件介绍 (8)3.2 FPGA器件介绍 (8).4. 单元模块及软件设计 (10)4.1 电路原理图 (10)4.2有源晶振电路 (10)4.3供电电路 (11)4.4 PS配置电路 (12)4.5 软件设计 (12)5.仿真 (17)5.1仿真 (17)5.2 生成的原理框图： (17)6.系统调试及结果分析 (18)7. 结论及心得体会 (19)7.1设计小结 (19)7.2 设计收获 (19)7.3 致谢 (19)8. 参考文献 (20)说明书前言随着电子技术的发展，人们的生活水平和质量不断提高，生活设备的智能化程度也越来越高，这些都离不开电子产品的进步。

实用成绩：EDA课程设计报告课程 EDA课程设计专业学号姓名指导教师日期 2012.06.21机械与电子信息学部一、设计任务与要求1.任务：制作并调试EDA学习板2.了解并能识别学习板上的各种元器件，会读元器件标示；3.会看电路原理图；4.制作EDA学习板；5.编写VHDL程序进行跑马灯控制6.编写VHDL程序进行步进电机的转速控制7.学会使用QuartusⅡ软件下载调试程序；8.用调试程序将学习板调试成功。

9.二．课程设计目的通过编写VHDL程序，结合硬件电路设计，实现跑马灯和步进电机的转速控制。

经过本次课程设计，能够将所学专业理论知识进行综合实际运用，锻炼学生的动手能力以及提高学生的综合专业素质。

三、实验内容1.芯片工作电路，利用晶振提供控制信号。

2.10引脚下载口与芯片相关引脚相连完成下载电路。

3.利用16个开关做成键盘，实现输入号对已编程的芯片的控制并通过数码管显示0--F。

4.用2片74HC573N具有锁存功能芯片与8个数码管相连，通过编程实现位选和段选实现输出信号的显示功能。

5.使用74HC573N锁存功能结合ULN2003AG芯片8非门芯片和74HC04N6非门芯片与4个2N5551三极管实现对步进电机的控制，和控制步进电机6.信号结合LED输出显示的功能。

7.利用1片74HC573N芯片与8个共阴极LED实现跑马灯功能。

四．课程设计器材清单六．程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cc isport(clk: in std_logic;bj:out std_logic_vector(3 downto 0);start:in std_logic;kbcol:in std_logic_vector(3 downto 0);kbrow:out std_logic_vector(3 downto 0);seg1_out:out std_logic_vector(3 downto 0);seg2_out:out std_logic_vector(3 downto 0);qq_out:out std_logic_vector (7 downto 0);qq1_out:buffer std_logic_vector(7 downto 0);sk:in bit);end;architecture one of cc istype btype is(s0,s1,s2,s3);signal current_state,next_state:btype;signal count: std_logic_vector(1 downto 0);signal sta: std_logic_vector(1 downto 0);signal seg1: std_logic_vector(3 downto 0);signal seg2: std_logic_vector(3 downto 0);signal fn: std_logic;signal ks:std_logic_vector(1 downto 0);signal qq: std_logic_vector (7 downto 0);signal qq1:std_logic_vector (7 downto 0);signal sp1,sp2:std_logic_vector(3 downto 0);beginpqq:process (clk)beginif clk'event and clk='1' thenqq<=qq+1;end if;end process;qq_out<=qq;reg:process (qq(7))beginif qq(7)'event and qq(7)='1'thencurrent_state <=next_state;end if;end process reg;com:process (current_state)begincase current_state iswhen s0=> bj<="0011";next_state <=s1; when s1=> bj<="1001";next_state <=s2; when s2=> bj<="1100";next_state <=s3; when s3=> bj<="0110";next_state <=s0; when others=>next_state <=s0;end case;end process com;process(clk)beginif clk'event and clk='1'then count<=count+1; end if;end process;process(clk)beginif clk'event and clk='1'thencase count iswhen "00"=>kbrow<="0001";sta<="00";when "01"=>kbrow<="0010";sta<="01";when "10"=>kbrow<="0100";sta<="10";when "11"=>kbrow<="1000";sta<="11";when others=>kbrow<="1111";end case;end if;end process;process(clk,start)beginif start='0'then seg1<="0000";seg2<="0000"; elsif clk'event and clk='1'thencase sta iswhen "00"=>case kbcol iswhen "0001"=>seg1<="0000";seg2<="0001"; when "0010"=>seg1<="0000";seg2<="0010";when "0100"=>seg1<="0000";seg2<="0011";when "1000"=>seg1<="0000";seg2<="0100";when others=>seg1<="1111";seg2<="1111";end case;when "01"=>case kbcol iswhen "0001"=>seg1<="0000";seg2<="0101";when "0010"=>seg1<="0000";seg2<="0110";when "0100"=>seg1<="0000";seg2<="0111";when "1000"=>seg1<="0000";seg2<="1000";when others=>seg1<="1111";seg2<="1111";end case;when "10"=>case kbcol iswhen "0001"=>seg1<="0000";seg2<="1001";when "0010"=>seg1<="0001";seg2<="0000";when "0100"=>seg1<="0001";seg2<="0001";when "1000"=>seg1<="0001";seg2<="0010";when others=>seg1<="1111";seg2<="1111";end case;when "11"=>case kbcol iswhen "0001"=>seg1<="0001";seg2<="0011";when "0010"=>seg1<="0001";seg2<="0100";when "0100"=>seg1<="0001";seg2<="0101";when "1000"=>seg1<="0001";seg2<="0110";when others=>seg1<="1111";seg2<="1111";end case;when others=>seg1<="1111";seg2<="1111";end case;end if;end process;fn<=not(seg1(0)and seg2(0)and seg2(1)and seg2(2)and seg2(3)); process(fn)beginif fn'event and fn='1'thenseg1_out<=seg1;seg2_out<=seg2;end if;end process;process (qq(7))variable c:integer range 7 downto 0; beginif qq(7)'event and qq(7)='1'thenc:=c+1;if c=7 thenqq1<=qq1+1;end if;end if;end process;process (fn,qq1)beginif fn'event and fn='1' thencase seg1 iswhen "0000"=>case seg2 iswhen "0001"=>qq1_out<="00011001"; when "0010"=>qq1_out<="00110010"; when "0011"=>qq1_out<="01001011"; when "0100"=>qq1_out<="01100100"; when "0101"=>qq1_out<="01111111"; when "0110"=>qq1_out<="10010110"; when "0111"=>qq1_out<="10101111"; when "1000"=>qq1_out<="11001000"; when "1001"=>qq1_out<="11100001"; when others=>qq1_out<=qq1;end case;when "0001"=>case seg2 iswhen "0000"=>qq1_out<="11110000"; when "0001"=>qq1_out<="11111111"; when "0010"=>qq1_out<="00000000"; --when "0011"=>qq1_out<=qq1;when others=>qq1_out<=qq1;end case;when others=>qq1_out<=qq1;end case;end if;end process;process(sk,start,sp1,sp2)beginif start='0' then sp1<="0000";sp2<="0000";elsif sk'event and sk='1' thenif sp2<"1001" then sp2<=sp2+1;else sp2<="0000";end if;end if;if sp2="1001" then sp1<=sp1+1;end if;end process;end;七．元件调试1、否短路用万用表检查P2两端是短路。

EDA-课程设计报告书《电子设计自动化EDA》课程设计报告书学号：08057102 班级：自动化081 姓名：陈婷指导教师：刘伟目录一、设计思想（一）、设计要求1、具有以24小时制时、分、秒记时、显示功能。

2、具有整点报时功能，整点报时的同时LED花样显示。

3、具有消零，调节小时，分钟功能。

4、设计精度要求为1s。

(二)、系统功能描述1.、系统输入：调时、调分，清零信号，分别用按键开关SETHOUR、SETMIN、RESET控制；计数时钟信号CLK采用2HZ时钟源，扫描时钟信号CLKDSP采用32HZ时钟源或更高；2、系统输出：8位八段共阴极数码管显示输出；LED花样显示输出；3、系统功能详细描述：计时：正常工作状态下，每日按24小时计时制，蜂鸣器无声，逢整点报时。

显示：要求采用扫描显示方式驱动8位8段数码管显示。

整点报时：蜂鸣器在“51”、“53”、“55”、“57”、“59”秒发音，结束时为整点；校时：在计时状态下，按下按键SETMIN设定分钟，按下按键SETHOUR设定小时。

（三）设计思路1、分别写出六进制、十进制、二十四进制、清零、设置时分、LED译码部分，在主体部分用元件例化语句计时，清零设置时分、LED译码，再加上扫描模块2、将六进制、十进制、二十四进制、清零、设置时分、LED译码、扫描模块分模块写在一个主中（四）系统电路结构框图二、设计步骤（一）各种进制的计时及时钟控制模块程序1、6进制library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter6 isport( clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout: out std_logic_vector(3 downto 0);co: out std_logic);end counter6;architecture art2 of counter6 issignal count:std_logic_vector(3 downto 0);beginprocess(clk)beginif (clk'event and clk='1')thenif(reset='0')then count<="0000";elsif(set='1')then count<=ain;elsif (count="0101")thencount<="0000";co<='1';else count<=count+1;co<='0';end if;end if;end process;aout<=count;end art2;2、10进制library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter10 isport(clk,reset,set: in std_logic;ain:std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0); co:out std_logic);end counter10;architecture art1 of counter10 issignal count:std_logic_vector(3 downto 0);beginprocess(clk)beginif(clk'event and clk='1') thenif(reset='0')then count<="0000";elsif(set='1')then count<=ain;elsif(count="1001") thencount<="0000";co<='1';else count<=count+1;co<='0';end if;end if;end process;aout<=count;end art1;3、24进制ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter24 isport( clk,reset,set: in std_logic;ainh:in std_logic_vector(3 downto 0);ainl:in std_logic_vector(3 downto 0);aout: out std_logic_vector(7 downto 0)); end counter24;architecture art3 of counter24 issignal count:std_logic_vector(7 downto 0); beginprocess(clk)beginif(clk'event and clk='1') thenif(reset='0')then count<="00000000";elsif(set='1')then count(7 downto 4)<=ainh;count(3 downto 0)<=ainl;elsif(count(7 downto 4)<"0011" ) thenif(count(7 downto 4)="0010" and count(3 downto 0)="0011") thencount<="00000000";elsif(count(3 downto 0)="1001") thencount(3 downto 0)<="0000";count(7 downto 4)<=count(7 downto 4)+1;else count(3 downto 0)<=count(3 downto 0)+1;end if;end if;end if;--end if;end process;aout<=count;end art3;（二）系统整体程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clock isport(clk,b1,clks: in std_logic;reset: in std_logic;setmin,sethour: in std_logic;minutell,minutehh,hourll,hourhh,b2:instd_logic_vector(3 downto 0);secondl,secondh:out std_logic_vector(3 downto 0);--second0,second2:out std_logic_vector(6 downto 0);minutel,minuteh:out std_logic_vector(3 downto 0);--minute0,minute2:out std_logic_vector(6 downto 0);hourl,hourh:out std_logic_vector(3 downto 0); --hour0,hour2,dout:out std_logic_vector(6 downto 0);dout:out std_logic_vector(6 downto 0);s:out std_logic_vector(2 downto 0); singing,light: out std_logic);end clock;architecture art of clock iscomponent counter10 isport(clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0);co:out std_logic);end component;component counter6 isport(clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0);co:out std_logic);end component;component counter24 isport(clk,reset,set: in std_logic;ainh,ainl:std_logic_vector(3 downto 0);aout:out std_logic_vector(7 downto 0));end component;component led7 isport(ain: in std_logic_vector(3 downto 0);aout:out std_logic_vector(6 downto 0));end component;signal cs0,cs1,cm0,cm1:std_logic;signals0,s1,m0,m1,h0,h1,cout:std_logic_vector(3 downto 0);signal h:std_logic_vector(7 downto 0);signal count:std_logic_vector(2 downto 0);beginh0<=h(3 downto 0);h1<=h(7 downto 4);u1:counter10 port map(clk=>clk,reset=>reset,set=>b1,ain=>b2,aou t=>s0,co=>cs0);u2:counter6 port map(clk=>cs0,reset=>reset,set=>b1,ain=>b2,aout=>s1,co=>cs1);u3:counter10portmap(clk=>cs1,reset=>reset,set=>setmin,ain=>mi nutell,aout=>m0,co=>cm0);u4:counter6portmap(clk=>cm0,reset=>reset,set=>setmin,ain=> minutehh,aout=>m1,co=>cm1);u5:counter24portmap(clk=>cm1,reset=>reset,set=>sethour,ainl=> hourll,ainh=>hourhh,aout=>h);u6:led7 port map(ain=>cout,aout=>dout);secondl<=s0;secondh<=s1;minutel<=m0;minute h<=m1;hourl<=h0;hourh<=h1;process(m1,m0,s1,s0)beginif(m1="0101" and m0="1001" and s1="0101" and s0="1001") thensinging<='1';light<='1';else singing<='0';light<='0';end if;end process;process(clks)beginif(clks'event and clks='1') thenif (count="101") thencount<="000";else count<=count+1;end if;s<=count;CASE count ISwhen"000"=> cout<=s0;when"001"=> cout<=s1;when"010"=>cout<=m0;s<="010";when"011"=> cout<=m1 ;when"100"=> cout<=h0;when"101"=> cout<=h1;when others=> cout<="0000";end case;end if;end process;end art;三、调试过程(一)仿真波形1、6进制程序仿真波形2、10进制程仿真波形3、24进制程序仿真波形4、系统程序仿真波形（二）分析问题1:u6:led7 port map(ain=>secondl,aout=>second0);u7:led7 port map(ain=>secondh,aout=>second1);u8:led7 port map(ain=>minutel,aout=>minute0);u9:led7 port map(ain=>minuteh,aout=>minute1);u10:led7 port map(ain=>hourl,aout=>hour0);u11:led7 port map(ain=>hourh,aout=>hour1);问题分析：元件例化是并行语句，按此段代码LDE并行显示，每一个数码管都需要八个端口，这样就需要八排插口，而试验箱只有一排端口。

课程设计说明书学生姓名:张燕学号：0906220220学院:信息工程学院班级: 通信092题目:指导教师：职称:年月日一 摘 要基于FPGA 的调制和解调数字信号的方法有多种，包括2ASK 、2FSK 、2PSK 等，本文基于FPGA 芯片，采用VHDL 语言，利用层次化、模块化设计方法，提出了一种2FSK 调制解调器的实现方法。

仿真结果表明此设计方案是可行的，系统具有较高的实用性和可靠性。

二 引言随着通信理论和计算机技术的发展，数字信号的调制、解调和识别是高科技的发展趋势。

调制解调效果的好坏直接关系着通信系统的性能。

而数字解调技术的关键在于瞬时幅度，瞬时频率和瞬时相位参数的准确估计。

基带数字信号在远距离传输，特别是在有限带宽的高频信道如无线或光纤信道上传输时，必须对数字信号进行载波调制。

数字信号对载波频率调制称为频移键控即FSK 。

FSK 是用不同频率的载波来传送数字信号，是信息传输中使用较早的一种调制方式。

它的主要特点是：抗干扰能力较强，不受信道参数变化的影响，传输距离远，误码率低，抗噪声与抗衰减的性能较好，实现起来较容易等。

在中低速数据传输中，特别是落信道中传输数据时，有着广泛的应用。

但传统的FSK 调制解调器采用"集成电路+连线"的硬件实现方式进行设计，集成块多、连线复杂且体积较大，特别是相干解调需要提取载波，设备相对比较复杂，成本高。

基于FPGA 的2FSK 调制和解调设计过程采用VHDL 语言实现，设计灵活、修改方便，具有良好的可移植性及产品升级的系统性。

三 系统设计 （一）FSK 信号调制 1、 FSK 信号调制原理频移键控即FSK 主要通过数字基带信号控制载波信号的频率来传递数字信息。

在二进制情况下，"1"对应于载波频率W 1,"0"对应于载波频率W 2，但是二者振幅和初始相位不变，表达式为⎭⎬⎫⎩⎨⎧++=)sin()cos()(2211φφt w A t w A t s式中A 为常数表示码元的包络是矩形脉冲。