多通道高速ADC硬件设计
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双通道高速数据采集端的硬件电路设计
科 技 前 沿1科技资讯 S CI EN CE & T EC HNO LO GY I NF OR MA TI ON 由于系统采集信号的时间较短,数据量较大,故设计的采集系统属于高速采集范畴。
随着科学技术的飞速发展,对各个领域的科研探索不断深入,被采信号对采样速率的要求越来越高。
近年来,伴随电子业的飞速发展,高速集成器件IC 带来的问题也得到很好的解决。
随着计算机技术广泛应用到工程实践中,整个社会的数字电子化程度越来越高,数据采集技术的应用场合越来越广泛,通用的高速数据采集系统可用于雷达、引信、生物电波、视频、电子学频谱、示波器、声波分析等瞬态信号的实时采集和研究观察等场合[1]。
其中基于FPGA的控制、SDRAM存储的高速数据采集系统具有可靠性高、数据不丢失、抗干扰性强、便于数据传输、存储、显示和处理,可扩展性好等优点,因而具有一定的实用价值和良好的DOI:10.16661/ki.1672-3791.2015.23.001双通道高速数据采集端的硬件电路设计①黄秀珍 储萍(浙江理工大学科技与艺术学院 浙江杭州 311121)摘 要:在数据采集理论的基础上,提出系统整体硬件设计方案。
采用12位双通道的A/D电路设计,选用的高速A/D芯片是AD9226,理论值上最高采样率可达到65MSPS。
12位双通道A/D板通过40个扩展口与FPGA系统进行相连接。
经过测试,能够实现50M高速采集的功能。
关键词:高速数据采集 硬件设计中图分类号:TN79文献标识码:A文章编号:1672-3791(2015)08(b)-0001-02①课题来源:浙江理工大学科技与艺术学院科研项目(KY2013003)《基于FPGA的高速数据采集系统的设计与实现》。
基金项目：浙江理工大学科研项目(KY2013002)《基于波形特征的LED驱动电源磁性元件电参数测量关键技术研究》。
图1 AD 高速采集模块框图图2 A9226设计电路. All Rights Reserved.科 技 前 沿2科技资讯 SC I EN C E & TE C HN O LO G Y I NF O R MA T IO N应用前景。
基于DSP和CPLD技术的多路ADC系统的设计与实现
ＥＭＰ７５１２ＡＥ 基于 ＥＥＰＲＯＭ 技术，采 用多电压 Ｉ／Ｏ 接口技术，系统内核供应电 压为 ３．３Ｖ，而 Ｉ／０ 引脚与 ２．５Ｖ、３．３Ｖ、 ５．０Ｖ 逻辑电平相互兼ቤተ መጻሕፍቲ ባይዱ。ＥＰＭ７５１２ＡＥ 有
的，ＣＰＬＤ 还实现对串行数据的输入转为 并行数据的输出，然后直接和 ＴＭＳ３２０ＶＣ３３ 的数据总线相连接。同时 Ｃ Ｐ Ｌ Ｄ 产生脉冲信号，在 Ａ Ｄ Ｃ 转换完成 后，数据暂存在 ＣＰＬＤ 中，该脉冲向 ＣＰＵ 申请中断，提示有数据需要接收。另外， ＣＰＬＤ 的一个关键作用就是，实现路数的 动态选择，目前设计的该系统最多路数为 ８ 路。ＣＰＬＤ 和 ＤＳＰ 及 ＡＤ 芯片的具体硬 件连接图如图 ２ 所示。
射到段 Ａ Ｄ Ｐ Ｏ Ｒ Ｔ 中。下面给出用 Ｃ 编写 的控制和动态多通道采样，简化了系统设
的采样主要程序。
计的复杂性，同时使得 ＤＳＰ 的编程处理变
Ｍａｉｎ（） ｛ …… ＩＯＦ ＝ ０ｘ２６；／＊置 ＭＡＸ１１６２数据输出端 为高阻态 ＊／ ａｄｐｏｒｔ［０］ ＝ ０ｘ２８；
得非常高效简洁。若应用在要求更加严格 的场面，本系统有待做进一步的改进，把 ＡＤＣ 芯片更换为并行输出，同时把 ＣＰＬＤ 芯片更换为 ＣｙｃｌｏｎｅＩＩ ＦＰＧＡ，ＤＳＰ 芯片 用 ＴＭＳ３２０Ｃ６７１３，同时加入噪声抑制设
Ｈ ＆ Ｌ）；
１０ ０００ 个可用门、５１２ 个宏单元、３２ 个逻 辑阵列块和 ２ １ ２ 个用户可用 Ｉ ／ ０ 引脚。 ＣＰＬＤ 在系统中的主要功能是：给 ＡＤＣ 转 换提供时钟信号，控制 ＡＤＣ 转换的使能和
Ｕ１ ： ｌｐｍ＿ｂｕｓｔｒｉ＿０－－－－三态总线缓冲器， 允许采样的数据输出到ＤＳＰ的数据总线上
ａｄｉ ＆＝ ｏｘ７ｆｆ；
的，ＣＰＬＤ 还实现对串行数据的输入转为 并行数据的输出，然后直接和 ＴＭＳ３２０ＶＣ３３ 的数据总线相连接。同时 Ｃ Ｐ Ｌ Ｄ 产生脉冲信号，在 Ａ Ｄ Ｃ 转换完成 后，数据暂存在 ＣＰＬＤ 中，该脉冲向 ＣＰＵ 申请中断，提示有数据需要接收。另外， ＣＰＬＤ 的一个关键作用就是，实现路数的 动态选择，目前设计的该系统最多路数为 ８ 路。ＣＰＬＤ 和 ＤＳＰ 及 ＡＤ 芯片的具体硬 件连接图如图 ２ 所示。
射到段 Ａ Ｄ Ｐ Ｏ Ｒ Ｔ 中。下面给出用 Ｃ 编写 的控制和动态多通道采样，简化了系统设
的采样主要程序。
计的复杂性，同时使得 ＤＳＰ 的编程处理变
Ｍａｉｎ（） ｛ …… ＩＯＦ ＝ ０ｘ２６；／＊置 ＭＡＸ１１６２数据输出端 为高阻态 ＊／ ａｄｐｏｒｔ［０］ ＝ ０ｘ２８；
得非常高效简洁。若应用在要求更加严格 的场面，本系统有待做进一步的改进，把 ＡＤＣ 芯片更换为并行输出，同时把 ＣＰＬＤ 芯片更换为 ＣｙｃｌｏｎｅＩＩ ＦＰＧＡ，ＤＳＰ 芯片 用 ＴＭＳ３２０Ｃ６７１３，同时加入噪声抑制设
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１０ ０００ 个可用门、５１２ 个宏单元、３２ 个逻 辑阵列块和 ２ １ ２ 个用户可用 Ｉ ／ ０ 引脚。 ＣＰＬＤ 在系统中的主要功能是：给 ＡＤＣ 转 换提供时钟信号，控制 ＡＤＣ 转换的使能和
Ｕ１ ： ｌｐｍ＿ｂｕｓｔｒｉ＿０－－－－三态总线缓冲器， 允许采样的数据输出到ＤＳＰ的数据总线上
ａｄｉ ＆＝ ｏｘ７ｆｆ；
高速多通道并行AD采集卡的设计思路构架实践
TECHNOLOGY AND INFORMATION科学与信息化2023年6月下 25高速多通道并行AD采集卡的设计思路构架实践张小娅中国电子科技集团公司第二十九研究所 四川 成都 610036摘 要 在高速多通道并行AD采集卡设计过程中，需要根据数据采集系统的要求，明确高速多通道并行数据采集的具体需求，分析高速多通道并行AD采集卡的设计思路，同时准确掌握高速多通道并行AD采集卡架构的实际应用,以期为类似数据采集卡设计提供一定参考。
关键词 高速多通道并行；AD采集卡；设计思路；架构应用Design Idea Architecture Practice of High-Speed Multi-Channel Parallel AD Acquisition Card Zhang Xiao-yaThe 29th Research Institute of China Electronics Technology Group Corporation, Chengdu 610036, Sichuan Province, China Abstract In the design process of high-speed multi-channel parallel AD acquisition card, it is necessary to clarify the specific requirements of high-speed multi-channel parallel data acquisition according to the requirements of the data acquisition system, analyze the design ideas of high-speed multi-channel parallel AD acquisition card, and accurately grasp the practical application of high-speed multi-channel parallel AD acquisition card architecture, in order to provide some reference for similar data acquisition card design.Key words high-speed multi-channel parallel; AD acquisition card; design idea; architecture application引言利用数据采集系统可以获取信号信息，并对相关数据进行处理是当前数据采集领域的重要应用实践。
基于高速采样ADC的多通道数据采集系统设计
单元均呈三角形排布。两种探测器的信号均采 用同一型号光电倍增 管（ Ｐ Ｍ Ｔ ） 进行读出¨ 。
１ 系统设计方案
Ｌ Ｈ Ａ Ａ Ｓ Ｏ地面粒子探测器读 出电子学 主要 在以下两种技术方案 中进行选 择 ： （ １ ） 采用基 于电流积分法 的多量程电荷测量方案和基 于前
沿定 时通 过 Ｆ Ｐ Ｇ Ａ 内时控 延迟 线 法 实 现 的 时间
第３ ３卷
２ ０ １ ３年
第 ４期
４ቤተ መጻሕፍቲ ባይዱ
核 电子 学 与探测 技术
Ｎｕ ｃ ｌ ｅ ａ ｒ Ｅ ｌ ｅ ｃ ｔ ｒ ｏ ｎ ｉ ｃ ｓ＆ Ｄｅ ｔ ｅ ｃ ｔ ｉ ｏ ｎ Ｔ ｅ ｃ ｈ ｎ ｏ ｌ ｏ ｇ ｙ
Ｖｏ １ ． ３ ３ Ｎｏ． ４
Ａｐ ｒ ． ２ ０ １ ３
基 于高 速 采 样 Ａ ＤＣ 的 多通 道 数 据 采 集 系统 设 计
何 帅 ， 曾云 ， 张研 ， 常劲 帆。 ， 王铮 ， 李秋 菊
（ １ ． 湖南大学 物理 与微 电子科学 学院 ， 湖南 长沙 ４ １ ０ ０ ８ ２ ； ２ ． 中国科学 院高能物理研究所 ， 北京 １ ０ ０ ０ ４ ９ ）
假定任意输入信号 （ ￡ ） 的拉氏变换为
收稿 日期 ： ２ ０ １ ２—０ ４—２ ８ 作者简 介： 何帅 （ １ ９ ８ ６一） ， 男， 四川遂 宁人 ， 硕士研究 生， 从 事核电子学研究 。
（ ｐ ） ， 它经过时间常数为 ｒ的 Ｒ— Ｃ成形 电路后 输 出信号 （ ｔ ） 的拉 氏变换为 （ ｐ ） 。有 ：
成形电路后电荷总量不变 ］ 。
续采样 ， 其输 出信号 电平为 Ｌ Ｖ Ｄ Ｓ电平 ， 为获得 较好的动态特性 ， 防止因阻抗不连续产生的反 射影 响信号质量 ， 每块 Ａ Ｄ Ｃ芯片输 出的 ｌ ２路 并行差分信号均按照 １ ０ ０ Ｑ进行阻抗匹配后送 到Ｆ Ｐ Ｇ Ａ中进行数字信号的处理 。
高速adc采集电路设计
高速adc采集电路设计高速ADC（模数转换器）采集电路的设计涉及到多个关键组件和参数，这些都需要仔细考虑和优化以确保性能。
以下是一个简化的高速ADC采集电路设计流程：1.选择ADC类型:根据需要，选择适合的高速ADC，例如并行ADC、逐次逼近寄存器（SAR）ADC、流水线ADC等。
每种类型都有其特性和应用场景。
2.确定规格:确定ADC的规格，包括分辨率（位数）、转换速率、输入范围、功耗等。
这些参数将影响电路设计。
3.设计参考电压和基准电路:ADC需要一个稳定的参考电压。
设计一个低噪声、低失真、低抖动的参考电压和基准电路。
4.输入电路设计:根据ADC的输入要求，设计适当的输入电路。
这可能包括缓冲器、去耦电容、抗混叠滤波器等。
5.时钟分配:为ADC提供稳定的时钟信号，并确保时钟网络的分布是低噪声和低抖动的。
6.电源和地平面:设计适当的电源和地平面，以确保ADC的稳定运行和低噪声性能。
7.数字接口:如果ADC有数字输出，设计适当的数字接口。
这可能包括数据总线、地址总线、控制总线等。
8.噪声和电磁兼容性(EMC)考虑:在高速ADC中，噪声和EMC问题可能更为突出。
进行电磁仿真，并采取措施减少辐射和传导干扰。
9.版图和布局考虑:在绘制版图和布局时，考虑信号路径、电源和地平面、去耦电容的最佳放置等。
10.测试和验证:在实际制造之前，使用仿真工具验证设计的正确性。
制造样品进行测试，以确保满足规格和性能要求。
11.优化和迭代:根据测试结果，对设计进行必要的调整和优化。
这可能包括更改元件值、优化布局、改进去耦策略等。
12.文档和归档:整理所有设计文档，以便于未来的维护和修改。
请注意，高速ADC采集电路设计是一个复杂的过程，需要深入的电子工程知识以及对模拟和数字电路设计的理解。
建议在进行此类设计时咨询或雇佣有经验的电子工程师或专家。
高速并行A-D转换设计
高速并行A-D转换设计高速并行A/D转换设计高速并行A/D转换器是一种用于将模拟信号转换为数字信号的重要电子设备。
在现代通信、图像处理、雷达系统等领域中，需要对高速模拟信号进行准确、快速的数字化处理，因此高速并行A/D转换器的设计变得至关重要。
高速并行A/D转换器的设计需要考虑多个关键因素，包括采样速率、分辨率、噪声性能等。
采样速率是指A/D转换器每秒钟对模拟信号进行采样的次数，决定了转换器的响应速度。
高速并行A/D转换器通常需要具备较高的采样速率，以满足对快速变化的信号进行准确采样的需求。
分辨率是指A/D转换器能够区分的最小信号变化量，决定了转换器的精度。
高速并行A/D转换器通常需要具备较高的分辨率，以确保对细微信号变化的准确捕捉。
噪声性能是指A/D转换器对噪声的抑制能力，决定了转换器的信号质量。
高速并行A/D转换器通常需要具备较好的噪声性能，以减小噪声对转换结果的影响。
在高速并行A/D转换器的设计中，还需要考虑功耗、面积以及可靠性等因素。
功耗是指转换器在工作过程中消耗的能量，高速并行A/D转换器通常需要在保证性能的前提下尽可能降低功耗。
面积是指转换器所占用的芯片空间，高速并行A/D转换器通常需要在保持性能的前提下尽可能减小面积。
可靠性是指转换器在长时间工作中的稳定性和可靠性，高速并行A/D转换器通常需要具备较高的可靠性，以确保长时间稳定工作。
在实际设计中，可以采用多通道并行采样、交错采样等技术来实现高速并行A/D转换器。
多通道并行采样将模拟信号分成多个通道进行同时采样，提高了采样速率；交错采样则是将模拟信号分成多个子信号进行交错采样，提高了分辨率。
综上所述，高速并行A/D转换器的设计涉及多个关键因素，包括采样速率、分辨率、噪声性能、功耗、面积和可靠性等。
通过合理选择设计参数和采用适当的技术手段，可以实现高速并行A/D转换器的高性能和稳定工作，满足现代通信、图像处理、雷达系统等领域对高速模拟信号的准确、快速数字化处理的需求。
高速ADCDAC电路及PCB设计要点梳理
高速ADCDAC电路及PCB设计要点梳理概要在高速模拟信号链设计中，印刷电路板(PCB)布局布线需要考虑许多选项，有些选项比其它选项更重要，有些选项则取决于应用。
最终的答案各不相同，但在所有情况下，设计工程师都应兼顾全局，而不要过分计较布局布线的每一个细节。
很多情况下做不到面面俱到，只能根据电路板及产品的面积进行取舍。
下面就给大家分享一下ADC/DAC电路及PCB设计中几个比较重要的问题：1数字地模拟地是否分割的问题硬件工程师最常提出的问题是：使用ADC时是否应将接地层分为AGND和DGND接地层？简单回答是：视情况而定。
详细回答则是：通常不分离。
为什么不呢？因为在大多数情况下，盲目分离接地层只会增加返回路径的电感，它所带来的坏处大于好处。
从公式V = L(di/dt)可以看出，破坏了GND的完整性，随着电感增加，电压噪声会提高。
随着电感增加，设计人员一直努力压低的PDN阻抗也会增加。
随着提高ADC采样速率的需求继续增长，降低开关电流(di/dt)的方式却很有限。
因此，除非需要分离接地层，否则请保持这些接地连接。
所以我们的结论是大部分情况下推荐不做DGND AGND分割，这个和大家早期经验做法相左。
我们大部分的产品是有尺寸要求的，可能没有足够和理想的空间。
受尺寸限制的影响，电路板无法实现良好的布局分割时，就需要分离接地层。
这可能是为了符合传统设计要求或尺寸，必须将脏乱的总线电源或高噪声数字电路放在某些区域。
这种情况下，分离接地层是实现良好性能的关键。
然而，为使整体设计有效，必须在电路板的某个地方通过一个磁珠或局部连接点将这些接地层连在一起。
最终，PCB上往往会有一个连接点成为返回电流通过而不会导致性能降低或强行将返回电流耦合至敏感电路的最佳位置。
如果此连接点位于转换器、其附近或下方，则不需要分离接地。
2巴伦的选择问题，规格及类型ADI的参考设计里面一般推荐是mini circuit的巴伦，但也有有高端的marki的巴伦变压器，动则上千元一个。
多路高速adc方案
多路高速ADC方案概述多路高速ADC（Analog-to-Digital Converter）方案是指针对需要同时采集多个模拟信号并将其转换为数字信号的应用场景所设计和实现的方案。
在很多领域，如无线通信、医疗设备、机器人和仪器仪表等领域中，需要对多个信号进行实时采集和处理。
因此，多路高速ADC方案变得非常重要。
本文将介绍多路高速ADC方案的基本原理以及常见的设计和应用。
多路高速ADC原理多路高速ADC方案的基本原理是将多个输入模拟信号经过采样和转换，转换为数字信号进行处理。
它主要包括以下几个关键步骤：1.采样：采样是将连续的模拟信号转换为离散的样本值，通常使用模拟开关或采样保持电路来完成。
采样率需要根据信号频率和需要的精度来确定，通常以每秒采样次数（Samples per Second，SPS）来表示。
2.AD转换：模拟-数字转换器（ADC）将采样后的模拟信号转换为数字信号。
根据使用的ADC器件不同，可以将模拟信号转换为不同的数字编码方式，如二进制码、格雷码等。
3.数据处理：将数字信号进行处理，如滤波、放大、校正等。
根据具体应用，可能还需要进行数字信号的数字滤波、调制解调、时域分析等操作。
4.输出：将数字信号转换为对应的输出形式，如数字显示、数据存储、通信传输等。
多路高速ADC设计方案选择合适的ADC器件在设计多路高速ADC方案时，选择合适的ADC器件非常重要。
常见的ADC器件有逐次逼近型（Successive Approximation，SAR）ADC、ΔΣ型（Delta-Sigma，ΔΣ）ADC和高速平行型（High-Speed Parallel，HSP）ADC等。
•SAR ADC：逐次逼近型ADC采用比较器和逐次逼近寄存器来实现AD 转换，具有较高的抗噪声性能和较低的功耗，适合用于低功耗和较低采样率的应用。
•ΔΣ ADC：ΔΣ型ADC采用ΔΣ调制器和数字滤波器来实现AD转换，具有较高的精度和动态范围，适合用于精密测量和高精度的应用。
电力系统中多通道同步采样ADC(AD7606)与浮点DSP(ADSP-21479)通信的设计与实现
电力系统中多通道同步采样ADC（AD7606）与浮点DSP（ADSP-21479）通信的设计与实现
1. 简介 Biblioteka 1．1 AD7606简介 AD7606是16位，8通道同步采样模数数据采集系统。AD7606完全满足电力系统的要求，具有灵活的数字滤波器、2.5V基准电压源、基准电压缓冲以及高速串行和并行接口。它采用5V单电源供电，可以处理±10V和±5V真双极性输入信号、同时所有通道均能以高达200kSPS的吞吐率采样。 图1 AD7606的内部原理框图。 图2 AD7606的管脚图。• AVcc 模拟电源，4.75V~5.25V• Vdrive 逻辑部分电源• Vdd 模拟输入部分正电压• Vss 模拟输入部分负电压• DGND 数字地• AGND 模拟地
//Generating Code for connecting : FLAG4 to DPI_PIN1 SRU (HIGH, DPI_PBEN01_I); SRU (FLAG4_O, DPI_PB01_I);
//Generating Code for connecting : FLAG5 to DPI_PIN2 SRU (HIGH, DPI_PBEN02_I); SRU (FLAG5_O, DPI_PB02_I);
//configure the sport /* */ /* CLKDIV0=[fCCLK(266 MHz)/4xFSCLK(17 MHz)]-1 = 0x0005 */ /* FSDIV0=[FSCLK(10 MHz)/TFS(2 MHz)]-1 = 31 = 0x001F */ //13m hz 1m 0x00080003; /* Configure SPORT0 as a reciever (Rx) */ * (volatile int *) DIV0 = 0x001F0005;
1. 简介 Biblioteka 1．1 AD7606简介 AD7606是16位，8通道同步采样模数数据采集系统。AD7606完全满足电力系统的要求，具有灵活的数字滤波器、2.5V基准电压源、基准电压缓冲以及高速串行和并行接口。它采用5V单电源供电，可以处理±10V和±5V真双极性输入信号、同时所有通道均能以高达200kSPS的吞吐率采样。 图1 AD7606的内部原理框图。 图2 AD7606的管脚图。• AVcc 模拟电源，4.75V~5.25V• Vdrive 逻辑部分电源• Vdd 模拟输入部分正电压• Vss 模拟输入部分负电压• DGND 数字地• AGND 模拟地
//Generating Code for connecting : FLAG4 to DPI_PIN1 SRU (HIGH, DPI_PBEN01_I); SRU (FLAG4_O, DPI_PB01_I);
//Generating Code for connecting : FLAG5 to DPI_PIN2 SRU (HIGH, DPI_PBEN02_I); SRU (FLAG5_O, DPI_PB02_I);
//configure the sport /* */ /* CLKDIV0=[fCCLK(266 MHz)/4xFSCLK(17 MHz)]-1 = 0x0005 */ /* FSDIV0=[FSCLK(10 MHz)/TFS(2 MHz)]-1 = 31 = 0x001F */ //13m hz 1m 0x00080003; /* Configure SPORT0 as a reciever (Rx) */ * (volatile int *) DIV0 = 0x001F0005;
多通道高速ADC电路PCB设计技术浅谈
多通道高速ADC电路PCB设计技术浅谈李军辉;简育华;袁子乔【摘要】ADC是将模拟信号转换为数字信号的芯片,它在电路系统中的作用决定了它必然和其它大量数字电路一起使用,所以在其PCB设计中除了需要考虑一般PCB 设计中要注意的问题之外,还要在多方面引起特别注意,尤其是在高速应用中[1].本文就针对多通道高速ADC电路设计的特点,以E2V公司的EV10AQ190芯片为例,重点讨论了包含多通道高速ADC的硬件电路设计中印刷电路板布局时所必须引起注意的问题,包括数字地和模拟地,数字电源和模拟电源的处理,ADC输入信号的隔离问题,采样时钟的处理和输出信号的阻抗匹配等问题[2].【期刊名称】《火控雷达技术》【年(卷),期】2013(042)003【总页数】5页(P90-94)【关键词】高速ADC;EV10AQ190;电磁兼容设计;隔离度;印刷电路板【作者】李军辉;简育华;袁子乔【作者单位】西安电子工程研究所西安710100;西安电子工程研究所西安710100;西安电子工程研究所西安710100【正文语种】中文【中图分类】TN8510 引言随着芯片技术的不断发展，ADC的采样频率已经从以前的MHz发展到当前的GHz。
伴随着ADC采样频率的不断提高，ADC的模拟输入信号频率和带宽也在不断提高，从视频信号到现在的中频甚至射频信号。
因此，用于低速ADC采样电路的一些设计方法已经不适用于高速ADC的采样电路［3］。
如何在高速ADC采样电路设计中提高ADC模拟输入信号各通道之间的隔离度变得尤为关键，对于数字地平面和模拟地平面的处理方式也非常关键。
对于高速ADC而言，模拟通道PCB上的每个过孔和走线都通过空间、电源平面和地平面对外进行电磁波的辐射;另一方面，由于高速ADC芯片的带宽都在GHz，它不仅容易受到其它通道模拟信号的干扰，也容易受到系统内或外界高速数字信号的电磁干扰。
所以，在多通道高速ADC电路的设计中，首要的问题就是解决多通道之间的互耦问题，这其中就主要是解决模拟部分地平面的传导耦合以及各通道之间的辐射干扰问题。
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。 。 “
要 素 ，随 着被采 样信号 速 度和采 样精
图２硬 件电路 示意 图
图１ Ａ Ｄ ９ ２ ５ ２ 功 能框 图
度 的提 高 ，Ａ Ｄ Ｃ 的孔径抖 动成为影响
今 Ｂ电 子
・ ２ ０ １ ４ 年４ 月
・ ｗｗｗ ． ｅ ｐ ｃ ， ｃ ｏ ｎ ｒ ｃ
ＡＤＣ 噪声的主要来源 ，甚至成为ＡＤＣ 采样精度和睬 样速率提高的限制 因素。
耗 、 小 尺 寸而 设 计 的 。 个７ ０ ０ ＭＨｚ 的 公用 时钟 ，一 个 ５ ０ Ｍ Ｈｚ
Ａ Ｄ９ ２ ５ ２ ８ 路Ａ Ｄ Ｃ 通道采 用高 速 的帧 使能信 号 。系统 电路 设计 时要考
串 行 方 式 输 出 ，输 出 端 提 供 一 个 输 出 虑到 高速信 号线 之间 的串扰 、阻抗 匹
为 了保持数 据和 时钟 初始９ ０ 。的 有效位Ｅ Ｎ０ Ｂ （ Ｅ ｆ ｅ ｃ ｔ ｉ ｖ ｅ Ｎｕ ｍｂ ｅ ｒ Ｏ ｆ 相位关系 ，在布线的时候 ，数据线和时 Ｂ ｉ ｔ ｓ ）。有效位 与Ａ Ｄ Ｃ的噪声水平相
完整的孔径 抖动应包含Ａ Ｄ Ｃ 时钟 钟 线要 等长 ，并且 越短越 好 。为 了等 关 。噪 声水 平 表 征 了Ａ Ｄ Ｃ基 线 涨 落 情 的抖动 以及ＡＤ ｃ自身的孔径抖 动。二 长 ，需要 走蛇 形 线 。蛇 形 线 的拐 角 处 采 况 。系 统 测 试 的 时 候 将 ＡＤ Ｃ 输 入 端 悬
输 出时ｆ ￣ ＤＣ Ｏ为５ ０×１ ４ ／ ２ ３ ５ ０ ＭＨｚ ，
ＡＤ９２ ５２
输 出数 据 上 下 沿 有 效 ，此 时 数 据 率 为 压 时 ， 信 号 相 关 性 误 差 最 低 ，并 能 实
ＡＤ ９ ２ ５ ２ 是 Ａｎ ａ ｌ ｏ ｇ Ｄｅ ｖ ｉ ｃ ｅ ｓ 公 司 ３ ２ ５ ２ 输 入 电压 范 围 为 ５ ０×２ ７ ０ ０ Ｍｂｐ ｓ 。输 出数据 速率时 现 最佳 性 能 。ＡＤ９
１ 输入电路 Ａ Ｄ ９ ２ ５ ２ 的模拟输入端是一个差分 开 关 电容 电路 ，支持 差分输 入和 单端 输 入 。当输人 共模 电压为 中 间电源 电
电路设计 时信 号完 整性提 出 了较 高 的 新 的数据位的开始 。
要 求。 对于采样时钟 为５ ０ Ｍ Ｈ ｚ 的系统 ，
的 ＡＤ９ ２ ５ ２ 。 系 统 选 用 的 时 钟 晶 振 是
图５ Ａ Ｄ ９ ２ ５ ２ 布线
２ ）计算平均值 ： Ｎ
测试
Ｓ ｉ ｌ ｌ ｉ ｃ ｏ ｎ ｌ ａ ｂ ｓ 公司的Ｓ ｉ ５ ３ ０ 。其时钟抖动典
型值 为 ０ ． ３ ４ ｐ ｓ ，时钟 接 法 如 图４ 所示 。
者 来 源 不 同 ，但 是 对 系 统 的影 响 是 一 致 用 了 圆弧 结 构 ，这 样 可 以减 小 由于 走 线 空 ，测 量 此 时 基 线 的 均 方 根 值 ，数 字
的 。ＡＤＣ自身的孔径抖动一般 来说 是 拐角线宽不同导致阻抗不匹配的问题。
一
电路 对模拟 电路 的干扰 ，以 及模拟 电 源滤波 不 良使得基 线有 所涨 落 。这 一 波动将 会 叠加到输 入信 号 中，影响 系 统 的有 效位 。噪 声计算方 法如 下。 １ ）采集到 的数据个数 为Ｎ，单 个
Ａ Ｖ ａｉ ｌ 珊， ＷＨ ＤＲＶ ｒ ｍ Ｉ ￣ｆ － ０ ｔ Ｄ
配和等长。
图３ Ａ Ｄ Ｃ 单端输入电路
Ａ Ｄ９ ２ ５ ２ 模 拟 输 入 端 无 内 部 直 流 总 体 设 计 偏 置 ，在 交 流 耦 合 时 必 须 提 供 外 部 偏
前端 输 入的模 拟信号 经过 放大 器 置 。系统 用 单端 输入 时 ，输 入负 端
后 ，输 入 Ｎ ＡＤ９ ２ ５ ２ 芯 片 ，然 后输 出 差 通 过 一 个 １ ｋ（ 的 电 阻 上 拉 到 电源 电 压
分高速 信号直接 接人 到ＦＰＧＡ。系统 和 １ ｋ（ 下 拉 到 地 ，输 入 偏 置 为 电源 的
设 计 时 采 用 ＦＰ Ｇ Ａ来 完 成 串 行 数 据 的
数 据 样 本 为Ｘ
个常数，电路设计时主要是减小参考 ＡＤ ９ ２ ５ ２ 布 局 布 线 如 图５ 所示。
时钟所引起 的抖动。选择参考时钟时要 注意其稳定性和相位噪 声等参数。 系 统 设 计 时 采 用 一 个 低 抖 动 的 时钟 品振 ，经 过一 个时钟 扇 出芯片 扇 出 两 路 差 分 时 钟 信 号 ，提 供 给 不 同
多通道高速 Ａ Ｄ Ｃ硬件设计
北方信息控制集团有限公司 徐立升 徐根倩 马正欣
为 了 减 小 多通 道 高 速 Ａ Ｄ Ｃ 的 芯 片 数 据 时 钟 （ Ｄ ＣＯ） ，用 于 捕 获 数 据 ， 电路输 出 ，这对
一
个帧使能信号 （ ＦＣＯ） ，用于表示
一
款８ 通 道 ，ｌ ４ ｂ ｎ的 模 数 转 换 器 ， 内 间 窗 口仅 为 １ ． ４ ３ ｎ ｓ ，其 中还 包 含 着 上
１ ＋１ Ｖ。 为 了达 到 满 量 程 输 入 ， 系统
置片 内采样 保持 电路 ，最高采 样率 为 下 沿 的 时 间 。采 样 为 ５ ０ ＭＨｚ 的 电路 系 采 用单端输入 ，如 图３ Ｎ示。 ５ ０ ＭＳ Ｐ Ｓ 。它是专门针对低成本 ，低功 统 ，输 出为８ 个７ ０ ０ Ｍｂ ｐ ｓ 的数据率 ，一
一
半 。正 端输 入 为０ ～２ Ｖ的满 量程 输
解 串。电路设计总体框 图如图２ 所示 。
入 。正 负 端 串 联 一 个 ３ ３ ‘ 的 电 阻 ， 可 以 降 低 从 驱 动 源 输 出级 注 入 的 瞬 态 峰
值 电流 。 ２时钟 电路 采样 时钟是ＡＤ Ｃ 变换 电路 的基本
要 素 ，随 着被采 样信号 速 度和采 样精
图２硬 件电路 示意 图
图１ Ａ Ｄ ９ ２ ５ ２ 功 能框 图
度 的提 高 ，Ａ Ｄ Ｃ 的孔径抖 动成为影响
今 Ｂ电 子
・ ２ ０ １ ４ 年４ 月
・ ｗｗｗ ． ｅ ｐ ｃ ， ｃ ｏ ｎ ｒ ｃ
ＡＤＣ 噪声的主要来源 ，甚至成为ＡＤＣ 采样精度和睬 样速率提高的限制 因素。
耗 、 小 尺 寸而 设 计 的 。 个７ ０ ０ ＭＨｚ 的 公用 时钟 ，一 个 ５ ０ Ｍ Ｈｚ
Ａ Ｄ９ ２ ５ ２ ８ 路Ａ Ｄ Ｃ 通道采 用高 速 的帧 使能信 号 。系统 电路 设计 时要考
串 行 方 式 输 出 ，输 出 端 提 供 一 个 输 出 虑到 高速信 号线 之间 的串扰 、阻抗 匹
为 了保持数 据和 时钟 初始９ ０ 。的 有效位Ｅ Ｎ０ Ｂ （ Ｅ ｆ ｅ ｃ ｔ ｉ ｖ ｅ Ｎｕ ｍｂ ｅ ｒ Ｏ ｆ 相位关系 ，在布线的时候 ，数据线和时 Ｂ ｉ ｔ ｓ ）。有效位 与Ａ Ｄ Ｃ的噪声水平相
完整的孔径 抖动应包含Ａ Ｄ Ｃ 时钟 钟 线要 等长 ，并且 越短越 好 。为 了等 关 。噪 声水 平 表 征 了Ａ Ｄ Ｃ基 线 涨 落 情 的抖动 以及ＡＤ ｃ自身的孔径抖 动。二 长 ，需要 走蛇 形 线 。蛇 形 线 的拐 角 处 采 况 。系 统 测 试 的 时 候 将 ＡＤ Ｃ 输 入 端 悬
输 出时ｆ ￣ ＤＣ Ｏ为５ ０×１ ４ ／ ２ ３ ５ ０ ＭＨｚ ，
ＡＤ９２ ５２
输 出数 据 上 下 沿 有 效 ，此 时 数 据 率 为 压 时 ， 信 号 相 关 性 误 差 最 低 ，并 能 实
ＡＤ ９ ２ ５ ２ 是 Ａｎ ａ ｌ ｏ ｇ Ｄｅ ｖ ｉ ｃ ｅ ｓ 公 司 ３ ２ ５ ２ 输 入 电压 范 围 为 ５ ０×２ ７ ０ ０ Ｍｂｐ ｓ 。输 出数据 速率时 现 最佳 性 能 。ＡＤ９
１ 输入电路 Ａ Ｄ ９ ２ ５ ２ 的模拟输入端是一个差分 开 关 电容 电路 ，支持 差分输 入和 单端 输 入 。当输人 共模 电压为 中 间电源 电
电路设计 时信 号完 整性提 出 了较 高 的 新 的数据位的开始 。
要 求。 对于采样时钟 为５ ０ Ｍ Ｈ ｚ 的系统 ，
的 ＡＤ９ ２ ５ ２ 。 系 统 选 用 的 时 钟 晶 振 是
图５ Ａ Ｄ ９ ２ ５ ２ 布线
２ ）计算平均值 ： Ｎ
测试
Ｓ ｉ ｌ ｌ ｉ ｃ ｏ ｎ ｌ ａ ｂ ｓ 公司的Ｓ ｉ ５ ３ ０ 。其时钟抖动典
型值 为 ０ ． ３ ４ ｐ ｓ ，时钟 接 法 如 图４ 所示 。
者 来 源 不 同 ，但 是 对 系 统 的影 响 是 一 致 用 了 圆弧 结 构 ，这 样 可 以减 小 由于 走 线 空 ，测 量 此 时 基 线 的 均 方 根 值 ，数 字
的 。ＡＤＣ自身的孔径抖动一般 来说 是 拐角线宽不同导致阻抗不匹配的问题。
一
电路 对模拟 电路 的干扰 ，以 及模拟 电 源滤波 不 良使得基 线有 所涨 落 。这 一 波动将 会 叠加到输 入信 号 中，影响 系 统 的有 效位 。噪 声计算方 法如 下。 １ ）采集到 的数据个数 为Ｎ，单 个
Ａ Ｖ ａｉ ｌ 珊， ＷＨ ＤＲＶ ｒ ｍ Ｉ ￣ｆ － ０ ｔ Ｄ
配和等长。
图３ Ａ Ｄ Ｃ 单端输入电路
Ａ Ｄ９ ２ ５ ２ 模 拟 输 入 端 无 内 部 直 流 总 体 设 计 偏 置 ，在 交 流 耦 合 时 必 须 提 供 外 部 偏
前端 输 入的模 拟信号 经过 放大 器 置 。系统 用 单端 输入 时 ，输 入负 端
后 ，输 入 Ｎ ＡＤ９ ２ ５ ２ 芯 片 ，然 后输 出 差 通 过 一 个 １ ｋ（ 的 电 阻 上 拉 到 电源 电 压
分高速 信号直接 接人 到ＦＰＧＡ。系统 和 １ ｋ（ 下 拉 到 地 ，输 入 偏 置 为 电源 的
设 计 时 采 用 ＦＰ Ｇ Ａ来 完 成 串 行 数 据 的
数 据 样 本 为Ｘ
个常数，电路设计时主要是减小参考 ＡＤ ９ ２ ５ ２ 布 局 布 线 如 图５ 所示。
时钟所引起 的抖动。选择参考时钟时要 注意其稳定性和相位噪 声等参数。 系 统 设 计 时 采 用 一 个 低 抖 动 的 时钟 品振 ，经 过一 个时钟 扇 出芯片 扇 出 两 路 差 分 时 钟 信 号 ，提 供 给 不 同
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为 了 减 小 多通 道 高 速 Ａ Ｄ Ｃ 的 芯 片 数 据 时 钟 （ Ｄ ＣＯ） ，用 于 捕 获 数 据 ， 电路输 出 ，这对
一
个帧使能信号 （ ＦＣＯ） ，用于表示
一
款８ 通 道 ，ｌ ４ ｂ ｎ的 模 数 转 换 器 ， 内 间 窗 口仅 为 １ ． ４ ３ ｎ ｓ ，其 中还 包 含 着 上
１ ＋１ Ｖ。 为 了达 到 满 量 程 输 入 ， 系统
置片 内采样 保持 电路 ，最高采 样率 为 下 沿 的 时 间 。采 样 为 ５ ０ ＭＨｚ 的 电路 系 采 用单端输入 ，如 图３ Ｎ示。 ５ ０ ＭＳ Ｐ Ｓ 。它是专门针对低成本 ，低功 统 ，输 出为８ 个７ ０ ０ Ｍｂ ｐ ｓ 的数据率 ，一
一
半 。正 端输 入 为０ ～２ Ｖ的满 量程 输
解 串。电路设计总体框 图如图２ 所示 。
入 。正 负 端 串 联 一 个 ３ ３ ‘ 的 电 阻 ， 可 以 降 低 从 驱 动 源 输 出级 注 入 的 瞬 态 峰
值 电流 。 ２时钟 电路 采样 时钟是ＡＤ Ｃ 变换 电路 的基本