加减法运算器的设计与实现计算机组成原理实验实验二加减法运算器的设计与实现专业班级：计算机科学与技术学号：0936008 姓名：冯帆学号：0936036 姓名：张琪实验地点：理工楼901实验二加减法运算器的设计与实现一、实验目的1、掌握加减法运算器的原理图设计方法2、掌握加减法运算器的V erilog HDL语言描述方法3、理解超前进位算法的基本原理4、掌握基于模块的多位加减运算器的层次化设计方法5、掌握溢出检测方法和标志线的生成技术6、掌握加减运算器的宏模块设计方法二、实验内容1、完成一个4位行波进位的加减法运算器，要求有溢出和进位标志（参阅P75-82 ，P86），并封装成模块。
2、修改上述加减运算器改为超前进位加法运算器，并封装成模块。
（参阅P72-75）3、在上述超前进位加法运算器的基础上，用基于模块的层次化设计方法，完成一个16位行波进位的加法运算器。
//组内超前进位，组间行波进位4、用宏模块的方法实现一个8位加减运算器。
三、实验仪器及设备：PC机+ QuartusⅡ9.0 + DE2-70四、实验步骤1、新建工程。
2、新建verilog文件。
3、分析寄存器程序代码并编译。
附代码如下：/*四位行波进位加减法器*/`define WEISHU 4module hbjw(a,b,cin,sub,cout,s,overflow); input [`WEISHU-1:0]a;input [`WEISHU-1:0]b;input cin;input sub;output cout;output [`WEISHU:0]s;output overflow;wire w_0;wire w_1;wire w_2;wire w_3;wire [`WEISHU:0]w;assign w=sub?(~b+1'b1):b;assign {w_0,s[0]}=a[0]+w[0]+cin;assign {w_1,s[1]}=a[1]+w[1]+w_0;assign {w_2,s[2]}=a[2]+w[2]+w_1;assign {w_3,s[3]}=a[3]+w[3]+w_2;assign {cout,s[4]}=a[3]+w[4]+w_3;assign overflow=s[4]^s[3];endmodule/*超前进位加减法运算器*/module lab2_LookaheadCarry // 4位超前进位无符号(input [3:0] a,input [3:0] b,input c0, //carry_ininput clk,input cclr,output reg carry_out,output reg [3:0]sum);//内部变量wire c1,c2,c3,c4;wire p0,p1,p2,p3; //进位产生信号wire g0,g1,g2,g3; //进位传递信号wire sum0,sum1,sum2,sum3;assign g0=a[0]&b[0];assign g1=a[1]&b[1];assign g2=a[2]&b[0];assign g3=a[3]&b[0];assign p0=a[0]^b[0];assign p1=a[1]^b[1];assign p2=a[2]^b[2];assign p3=a[3]^b[3];assign c1=g0|c0&p0assign c2=g1|(g0&p1)|(c0&p0&p1);// g1 + p1g0 + p1p0c0 assign c3=g2|(g1&p2)|(g0&p1&p2)|(c0&p0&p1&p2);//g2 + p2g1 + p2p1g0 + p2p1p0c0 assign c4=g3|(g2&p3)|(g1&p2&p3)|(g0&p0&p1&p2)|(c0&p0&p1&p2 &p3);//g3 + p3g2 + p3p2g1 + p3p2p1g0 + p3p2p1p0c0 assign sum0=p0^c0;assign sum1=p1^c1;assign sum2=p2^c2;assign sum3=p3^c3;always @ (posedge clk or negedge cclr)beginif (!cclr )beginsum<= 0;carry_out<=0;endelsebeginsum<={sum3,sum2,sum1,sum0};carry_out<=c4;endendendmodule/*宏模块加减法器*/`define WEISHU 8module hmk(add,cin,a,b,cout,overflow,s); //加法：cin cout overflow都是1有效减法：cin cout overflow都是0有效Add信号为高电平时做加法，低电平时做减法input add;input cin;input [`WEISHU-1:0]a;input [`WEISHU-1:0]b;output cout;output overflow;output [`WEISHU-1:0]s;lpm_add_sub0 h (.add_sub (add),.cin (cin ),.dataa (a ),.datab (b ),.cout ( cout ),.overflow (overflow ), .result ( s ));Endmodule4、仿真。
