EDA数字秒表设计
专业：自动化
班级学号：5090431
姓名：
2011年 6 月15 日
数字秒表设计实验任务书
一、设计实验目的：
在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。
二、设计实验说明及要求：
1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进制计数器（或十进制计数器与6进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的100H Z计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动。
2、数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示。
3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。
4、时、分、秒、百分之一秒显示准确。
三、数字时钟组成及功能：
1、分频率器：用来产生100H Z计时脉冲；
2、十二或二十四进制计数器：对时进行计数
3、六十进制计数器：对分和秒进行计数；
4、六进制计数器：分别对秒十位和分十位进行计数；
5、十进制计数器：分别对秒个位和分个位进行计数；
6、扫描显示译码器：完成对7字段数码管显示的控制；
四、系统硬件要求：
1、时钟信号为10MHz；
2、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3（根据实验箱上FPGA芯片具体选择）；
3、8个7段扫描共阴级数码显示管；
4、按键开关（清零、启动、保持）；
五、设计内容及步骤：
1、根据电路持点，用层次设计概念。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念；
2、软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合；
3、适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有更深一步了解。熟悉了CPLD/FPGA设计的调试过程中手段的多样化；
4、按适配划分后的管脚定位，同相关功能块硬件电路接口连线；
5、所有模块尽量采用VHDL语言设计。
六、硬件实现
将时序仿真正确的文件下载到实验箱中的EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3中，通过合适的管脚分配，将相应的管脚连接起来，验证设计是否完成设计要求；
设计过程
一、各模块的原理及其程序
2.1分频模块
分频器电路将10MHz的时钟信号来产生100Hz的计时脉冲。
分频器源程序：
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_arith.all;
useieee.std_logic_unsigned.all;
entity COUNTER100000 is
port(clk_in:instd_logic;clk_out:outstd_logic);
end COUNTER100000;
architecture b of COUNTER100000 is
signalcountQ: std_logic_vector( 16 downto 0);
begin
process(clk_in)
begin
if(clk_in'event and clk_in='1') then
if(countQ<99999) then
countQ<=countQ+1;
else
countQ<=(others=>'0');
end if;
end if;
end process;
process(countQ)
begin
if(countQ<50000)then
clk_out<='0';
else
clk_out<='1';
end if;
end process;
end b;
2.2计数模块
计时模块执行计时功能，计时方法和计算机一样是对标准时钟脉冲计数。它是由四个十进制计数器、两个六进制计数器和一个十二进制计数器构成，其中毫秒位采用两个十进制计数器构成一百进制计数器，秒位和分位采用一个十进制和一个六进制计数器构成六十进制计数器，时位采用十二进制计数器。每个计数器
有清零端、使能端和保持端。
十进制计数器源程序：
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entity count_10 is
port(count:outstd_logic_vector(3 downto 0);
cout:outstd_logic;
cin,rst,clk:instd_logic);
end count_10;
architecture behavioral ofcount_10 is
signalcounter:std_logic_vector(3 downto 0);
begin
process(clk,rst,cin)
begin
ifrst='1'then counter<="0000";
cout<='0';
elsifclk'event and clk='1' then
ifcin='1' then
if counter="1001"then counter<="0000";
cout<='1';
else counter<=counter+"0001"; cout<='0';
end if;
end if;
end if;
end process;
count<=counter;
end behavioral;
六进制计数器源程序：
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entity count_6 is
port(count:outstd_logic_vector(3 downto 0);
cout:outstd_logic; cin,rst,clk:instd_logic);
end count_6;
architecture behavioral of count_6 is
signalcounter:std_logic_vector(2 downto 0);
begin process(clk,rst)
begin if rst='1'then counter<="000";cout<='0';
elsifclk'event and clk='1' then if cin='1' then if counter="101"then counter<="000";cout<='1';
