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黑龙江大学电子工程学院VLSI测试技术报告课程名称： VLSI测试技术专业：集成电路与集成系统班级：二班学号： 20103664学生姓名：周宁2013年12月30日项目与分值格式10选题10语言描述20基本原理20设计方案20参考文献10体会&建议10合计100分得分教师评语教师签名： 2013年1月2日多级时序电路划分测试向量的低功耗测试技术引言随着工艺技术的发展, 系统芯片( System on a Chip, 简称SoC) 集成的晶体管数量越来越多, 集成度也越来越高, 这对集成电路的设计和测试提出多方面的挑战。
由于芯片集成度和复杂度的迅速提高, 作为整个电子设计中重要组成部分的测试将成为其中最昂贵、问题最多的环节。
传统的测试大都着眼于提高芯片的可测试性, 进行高质量测试生成和可测试性设计, 测试所关心的问题也大都集中于故障覆盖率、测试时间、面积开销及测试效果等方面。
但是纳米级工艺的发展, 使测试时的高功耗成为一个无法回避的问题。
然而，许多传统的解决方案有一些缺点，如较差设计流程的整合，不可预测的覆盖率和繁琐的诊断。
所有这些都阻碍了设计师试图来实现BIST。
随着超大规模集成电路（VLSI）复杂性的增加，人们不断要求一种有效的方法来找到一个自动测试模式生成（ATPG）。
这些测试模式必须具备较高的故障覆盖率，找出故障芯片。
随着VLSI电路的复杂性增加，完全测试VLSI电路已经变得更加重要。
在如今庞大而复杂的超大规模集成电路系统芯片（SoC）的环境中，需要大量的测试数据。
SoC测试时，数据被传输到电路的自动测试设备（ATE）进行测试。
由于为ATE的沟道宽度和内存的大小是有限的，传统的ATE必须调整，或必须开发更昂贵的ATE为了测试的SoC具有巨大的测试数据。
此外，如果原始测试数据减少到ATE 的存储器的大小，消除有用的测试图案，则测试的精度将被削弱。
目前测试跻身最昂贵的和有问题的电路设计周期方面，揭示了不断的创新和测试相关的解决方案的需求。
超大规模集成电路可靠性设计与分析随着现代社会科技的不断发展，尤其是先进的制造工艺和设计方法的出现，超大规模集成电路（Very Large Scale Integration，VLSI）已经成为了当今电子信息领域的主流。
现代电子产品中的大多数电路都是通过将海量的晶体管等离子器件集成在一个小小的芯片上实现的。
然而，这种紧密的集成也带来了一个非常重要的问题：芯片的可靠性。
在过去的几年中，芯片的可靠性一直是材料科学和微电子工程领域的重要研究课题。
芯片可靠性的影响因素主要包括环境因素、使用条件、制造工艺等多个方面。
这些因素一旦引起芯片的失效，就会严重影响电子产品的工作效率并导致相关故障。
因此，越来越多的研究者开始关注如何提高芯片的可靠性，以保证电子产品的稳定性。
芯片失效机理超大规模集成电路的失效机理主要分为三类：电学失效、热失效和机械失效。
其中，电学失效包括场效应管击穿、介质击穿和极化强度等，通常是芯片的电气参数超过了其最大值或最小值而导致。
热失效则是由于芯片长时间运行过程中所产生的热失效，其中最常见的故障是封装和散热系统的失效以及氧化等，这些故障使得芯片的温度升高，从而引起芯片零部件的物理或化学变化，最终导致失效。
机械失效则是由于芯片本身结构的反复变形和应力过大等原因所引起的。
另外，也存在其他的失效模式，如磨损、腐蚀、放电和辐射等。
质量原则为了提高超大规模集成电路的可靠性，研究者们制定了一系列的质量原则。
这些原则主要包括以下三个方面：1.设计原则：设计人员应从芯片的可靠性角度去考虑设计方案。
他们应该遵循设计规范并避免潜在的失效机制。
例如，考虑到减小芯片的散热、优化电路结构、按规范进行封装等措施都应该采取。
2.质量控制原则：在芯片制造过程中，应该建立严密的质量控制系统，尽可能地避免缺陷扩散和标准的失效机制。
同时，在制造前应该对制造工艺进行严密的质量管理和检测，以保证每一批芯片的质量。
3.可靠性测试原则：对于新设计的芯片，应该进行可靠性测试以评估其可靠性，以防止潜在的问题。
VLSI最危险的失效机理
赵策洲;张德胜
【期刊名称】《微电子学》
【年(卷),期】1994(24)4
【摘要】本文介绍ＶＬＳＩ最危险的失效机理：薄氧化层击穿，热载流子效应，电迁移和金属－半导体相互作用。
着重介绍它们的机理和改善措施。
【总页数】6页(P62-67)
【关键词】失效机理;VLSI;集成电路
【作者】赵策洲;张德胜
【作者单位】西安电子科技大学微电子所
【正文语种】中文
【中图分类】TN47
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1.最危险的游戏最野蛮的文明——《最危险的猎物》的语用学解读 [J], 吴丽
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3.VLSI失效分析技术研究进展 [J], 费庆宇
4.VLSI失效分析技术研究进展 [J], 费庆宇
5.预估VLSI器件可靠性的一种方法—失效机理串联模型法 [J], Frost,DF;郑鹏洲因版权原因，仅展示原文概要，查看原文内容请购买。
第九期“电子元器件失效分析技术与案例”高级研修班开课信息: 课程编号：KC7385开课日期（天数）上课地区费用2014/10/27-28 广东-深圳市1980更多: 无招生对象－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－系统总质量师、产品质量师、设计师、工艺师、研究员，质量可靠性管理和失效分析工程师；【主办单位】中国电子标准协会培训中心【协办单位】深圳市威硕企业管理咨询有限公司课程内容－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－为了满足广大元器件生产企业对产品质量及可靠性方面的要求，我协决定在全国组织召开“电子元器件失效分析与案例”高级研修班。
研修班将由具有工程实践和教学丰富经验的教师主讲，通过讲解大量实例,帮助学员了解各种主要电子元器件的失效机理、失效分析方法和纠正措施。
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请在开班前传真报名或邮寄回执表。
我们将在开班前2天内寄发《报到通知书》，告知详细地点及行车路线。
课程对象：系统总质量师、产品质量师、设计师、工艺师、研究员，质量可靠性管理和失效分析工程师；课程提纲：第一部分电子元器件失效分析技术案例1．失效分析的基本概念和一般程序2．失效分析的电测试3．无损失效分析4．模拟失效分析5．制样技术6．形貌像技术7．扫描电镜电压衬度像8．热点检测技术9．聚焦离子束技术10. 微区化学成分分析技术第二部分分立半导体器件和集成电路的失效机理和案例1．塑料封装失效2．引线键合失效3．水汽和离子沾污4．介质失效 5．过电应力损伤6．闩锁效应7．静电放电损伤8．金属电迁移9．金属电化学腐蚀10．金属-半导体接触退化11．芯片粘结失效第三部分电子元件的失效机理和案例1. 电阻器2. 电容器3. 继电器4．连接器5．印刷电路板和印刷电路板组件第四部分微波半导体器件失效机理和案例第五部分混合集成电路失效机理和案例第六部分其它器件的失效机理和案例讲师介绍－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－费庆宇男，理学硕士,“电子产品可靠性与环境试验”杂志编委，长期从事电子元器件的失效机理、失效分析技术和可靠性技术研究。
低功耗电路设计中的VLSI技术及应用随着科技的不断进步，电子设备越来越普及，而低功耗设计就越发成为电路设计中的热点话题。
在众多低功耗电路设计中，VLSI技术具有其独特的优势，也成为低功耗电路设计的重点研究方向。
一、 VLSI技术简介VLSI即Very Large Scale Integration（超大规模集成电路）技术，它是指在单片半导体芯片上集成数亿个（至少包括几十万个至上百万个）晶体管和其它电子元器件，用来实现各种功能的技术。
VLSI技术在现代电路设计中扮演着至关重要的角色，它的应用不仅能够大大提高电路性能，还能减少芯片的功率消耗，进而实现低功耗电路的设计。
二、低功耗设计的重要性低功耗设计是现代电路设计中不可或缺的一部分。
随着移动设备，可穿戴设备等电子产品的不断涌现，低功耗电路将更加重要。
低功耗电路设计对于电子设备的使用寿命、效率、成本等方面都有极大的影响。
当电子设备在待机状态下，电路应能够在最小功耗的前提下，仍然能够快速唤醒；当处于工作状态时，芯片也应尽量保持低功耗状态。
而VLSI技术正是为实现低功耗电路提供了可靠的技术支持。
三、VLSI技术在低功耗电路设计中的应用1. 通用体积缩小技术在现代电路设计中，体积缩小已成为一种大势所趋。
VLSI技术可以通过缩小器件等方式，实现芯片体积的缩小。
这样做可以带来许多好处，如更加轻便的设备，更方便的携带与使用等。
缩小器件的工艺流程，可以进一步改善芯片材料及结构，使得芯片的功耗降低。
2. 针对特殊应用的设计设计专门针对特定应用领域的芯片也是VLSI技术的一个优势。
例如，深度学习等领域需要大量的计算资源。
针对这种需求，VLSI芯片可以在保证计算能力的前提下，使芯片功耗降低，达到低功耗的效果。
3. 低功耗模式的设计在电子产品使用过程中，待机状态下芯片应能够在最小功耗的前提下，仍然能够快速唤醒。
同时，当处于工作状态时，芯片也应尽量保持低功耗状态。
这就需要在设计电路时，针对特定功能需求，实现低功耗模式的设计。
随着VLSI集成度和时钟频率的不断提高,原来需要用多块IC搭成PCB板方式实现的功能现在可以在一块芯片上完成,电路尺寸减小了，可靠性也提高了,但电路的功耗问题显得越来越突出。
数字系统的功耗决定发热损耗和电池寿命，功耗的降低能够延长电池寿命、减小尺寸等。
有时可能因为电路某些部分功耗过大引起温度过高而导致系统工作不稳定或失效。
功耗过大也会对封装带来很大的困难。
例如:高功耗导致了高的工作温度高的工作温度使各种轻徽物理缺陷所造成的故障显出来，如桥接故障。
高的工作温度使连线电阻变大，使线延时增加，时延故障变得严重起来。
同时温度的提高，使漏电流增加，降低工作电压，使门延时增加，同样使时延故障变得严重起来。
由于CMOS逻辑电路具有可高度集成、低功耗、输入电流小、连接方便等特性，因此, 功耗已经逐渐成为VLSI 设计时首要考虑的因素。
一、CMOS电路功耗来源CMOS电路中有两种主要的功耗来源: 动态功耗和静态功耗。
动态功耗包括负载电容的功耗( 称为开关功耗)和短路电流引起的功耗( 称为短路功耗) ；如图1静态功耗主要是由漏电流引起的漏电功耗。
开关功耗当反相器的输入为理想阶跃波时, 对纯电容负载C eff充放电所消耗的功耗为开关功耗。
其公式为P D = C eff V dd2f (1)其中, f 为时钟频率, C eff为有效开关电容, 它不仅依靠电路结构, 而且依靠系统的输入类型, V dd为供应电压, 也是CMOS 电路的逻辑摆幅。
短路功耗当反相器输入为非理想阶跃波时, 在输入波上升沿或者下降沿瞬间, 存在PMOS器件和NMOS 器件同时导通的区域, 由此引起的功耗称为短路功耗。
其公式为PS = V dd I static ( 2)其中, Vdd 为供应电压, I static为短路电流。
静态功耗从理论上讲, CMOS 电路在稳定状态下没有从电源到地的直接路径, 所以没有静态功耗。
然而, 在实际情况下, 扩散器和衬底之间的PN 结上总存在反向漏电流, 该漏电流与扩散结点浓度和面积有关, 从而造成一定的漏电功耗,也就是静态功耗。
基于电子束探测技术的VLSI路径延时故障测试方法
吴齐发;孙义和
【期刊名称】《微电子学》
【年(卷),期】1999(29)6
【摘要】介绍了将电子束探测(EB-P)技术应用于路径延时故障的测试。
首先用EB-P的工作原理和实验结果说明了用EB-P测量路径延时的可行性;随后讨论了一种将EB-P用作测试点的测试点插入技术。
EB-P作为一种仅具可观性的测试点,较之于既可测又可观的测试点同样具有减少需实测路径延时故障数目,消除不可测路径延时故障的作用。
此外,用EB-P作为测试点,还具有不会增加路径和延时、不用改动电路的物理结构、不会增加芯片面积。
【总页数】5页(P402-406)
【关键词】电子束探测;路径延时;故障;VLSI;测试
【作者】吴齐发;孙义和
【作者单位】清华大学微电子学研究所
【正文语种】中文
【中图分类】TN470.7
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1.基于包重传延时的主机操作系统探测技术的设计与实现 [J], 濮青
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班级：电信08-3班姓名：李洋学号：0806110312 指导教师：张沛泓成绩：电子与信息工程学院信息与通信工程系实验目的在实验二，己经了解到使用S-Edit绘制电路图的方法，但是，要分析所绘制的电路图的功能是否达到原来预计的效果，则需要进一步使用电路分析软件来验证其功能，而在Tanner中，这种电路分析软件即为T-Spice。
所以，在本章中将以实验二的反相器电路为例，经适当修改并输出成SPICE文件后，利用T-Spice来进行反相器瞬时分析，并以详细的步骤来引导学生学习T-Spice的基本功能。
实验原理近些年来，集成电路设计技术发展迅速，促使半导体技术不断地发展，半导体技术在进入将整个系统整合在单一晶片上的时代，许多设计公司正在积极开发各种IP或更先进的soc产品。
而设计人才的培养，需要依托于学校，现在各大专院校、研究所都已设置VLSI相关课程，培训流程及设计方面的人才。
超大规模集成电路设计必须借助于计算机辅助设计软件，并遵循各项流程规则及参数规定。
大部分的超大规模集成电路设计软件是在工作站上执行的，虽然功能强大，但是价格昂贵，不利于初学者学习使用。
日前，在PC机上开发了Tanner Tools Pro工具，它可以提供完整的电路设计环境，帮助初学者进入VLSI设计领域。
Tanner Tools Pro工具非常适合初学者学习，它从电路图设计、电路分析仿真到电路布局环境一应俱全。
本试验教程针对VLSI设计实习课程设计了多个实验。
反相器是一种最基本的逻辑电路，根据其所使用的逻辑电路类型的不同而具有不同的形式，实验步骤操作流程：以S-Edit编辑反相器模块---输出成SPICE文件---进入T-Spice ---加载包含文件---电源设定---输入设定---分析设定---输出设定---执行仿真---显示结果。
3.1反相器的瞬态分析（1）打开S-Edit程序：依照实验二的方式打开S-Edit程序，S-Edit会自动将工作文件命名为“File0.sdb”并显示在窗口的标题栏上，（2）环境设定：S-Edit默认的工作环境是黑底白线，但可按照实验二的步骤依自己的喜好来定义颜色。
收稿日期：２００５－１０－１０作者简介：费庆宇（１９４４－），男，浙江海宁人，信息产业部电子第五研究所可靠性研究分析中心、电子元器件可靠性物理及其应用技术国家级重点实验室高级工程师，硕士，主要从事半导体器件和集成电路的失效机理和失效分析技术研究。
电子产品可靠性与环境试验ＥＬＥＣＴＲＯＮＩＣＰＲＯＤＵＣＴＲＥＬＩＡＢＩＬＩＴＹＡＮＤＥＮＶＩＲＯＮＭＥＮＴＡＬＴＥＳＴＩＮＧ１引言当前，ＶＬＳＩ芯片结构的日益复杂化和研制周期的不断缩短，传统的失效分析技术面临着重大的挑战。
获得亚微米／深亚微米多层布线结构的ＶＬＳＩ的失效分析能力，实现快速、准确的失效定位和分析，是半导体技术发展的强烈需求。
由于ＶＬＳＩ线宽向亚微米／深亚微米的方向发展，失效分析技术必须具有高空间分辨率。
在这方面电子束探针比机械探针有明显的优势。
由于ＶＬＳＩ向多层布线结构的方向发展，对ＶＬＳＩ芯片进行失效分析必须解决多层金属化结构下层的可观察性和可测试性问题。
必须研究和发展具有材料选择性和方向性的反应离子腐蚀（ＲＩＥ）和聚焦离子束（ＦＩＢ）等样品制备技术。
失效样品数量极少并含有重要的信息，必须在失效分析过程中避免人为造成的失效和失效信息的丢失。
为达到此目的，有必要研究不必去钝化层的和层间介质的电容耦合电压衬度像和波形测试技术。
此外，在必须制备样品时，应研究和发展样品制备时的检测和监控技术。
为实现快速失效定位和分析，除采用正规的失效分析程序和技术外，还需研究简化的失效分析程序和方法。
简化的观念应贯穿整个失效分析过程，包括：样品制备、测试、激励芯片和信号寻迹失效定位等。
本文概述了笔者在获得亚微米／深亚微米多层布线结构的ＶＬＳＩ的失效分析能力，实现快速、准确的失效定位和分析的研究目标方面的研究进展。
内容包括：ＲＩＥ和ＦＩＢ等样品制备技术和监控技术，样品制备技术的简化方法，包括电容耦合电压衬度像和波形测试，电测技术和芯片激励技术的简化方法等。
通过失效分析实例证明上述方法的有效性。
２多层布线结构芯片的ＲＩＥ技术２．１去钝化层和层间介质的作用和要求由于钝化层的不导电性和对观察和测试芯片的阻碍作用，去钝化层成为样品制备的重要步骤。
用机械探针进行失效分析，探针必须与金属化层直接接触，由于钝化层不导电，妨碍了这种接触。
采用扫描电镜（ＳＥＭ）和电子束测试（ＥＢＴ）技术进行失效分析，由于钝化层不导电，其荷电作用影响了图像显示和波形测试的质量。
对多层结构芯片的下层金属进行测试和观察，必须克服层间介质的障碍，去除层间介质是一种有效的解决办法。
然而去除层间介质的同时，必ＶＬＳＩ失效分析技术研究进展费庆宇（信息产业部电子第五研究所可靠性研究分析中心，广东广州５１０６１０）摘要：根据近年来的实践，介绍了亚微米／深亚微米多层布线结构的ＶＬＳＩ的失效分析的关键技术和加快失效分析程序的方法。
包括：先进的芯片剥层技术和局部剖切面技术、以失效分析为目的的电测试技术和故障定位技术及其简化方法。
通过一些失效分析实例说明了研究上述关键技术的有效性。
关键词：大规模集成电路；失效分析；样品制备技术中图分类号：ＴＮ４７．０６文献标识码：Ａ文章编号：１６７２－５４６８（２００５）Ｓ０－００６０－０５可靠性物理与失效分析２００５年１２月・增刊Ｄｅｃ．２００５２００５年・增刊须保留金属化层，这是信号寻迹法失效定位的需要（金属化层是导电的通道，只有导电才能实现信号寻迹并进行失效定位）；也要保留金属化层正下方的介质，只有这样才能使金属化层有所依托；还要保留硅材料，这是器件的核心，否则器件就不存在了，更谈不上失效定位。
去钝化层和层间介质，保留金属化层和硅材料，要求样品制备技术具有材料选择性的。
保留金属化层及其正下方的介质，要求样品制备技术具有方向性。
２．２等离子腐蚀（ＰＩＥ）去钝化层ＰＩＥ去钝化层，又叫干法去钝化层。
ＰＩＥ是在一个反应室中进行的。
在抽真空到一定程度后，向反应室注入腐蚀性气体或混合气体。
有足够的射频功率的电源作用在两个电极之间，反应室形成等离子体，它是由反应室中的气体形成的。
等离子包括了自由基、带电离子和电子。
自由基打到样品表面，产生腐蚀过程，反应的副产品在抽真空时被抽出反应室。
ＰＩＥ具有一定的材料选择性，如采用的反应气体为ＣＦ４＋Ｏ２，可去除芯片的多种钝化层，包括ＳｉＯ２，Ｓｉ３Ｎ４和聚酰亚胺，但不会对Ａｌ等金属化层产生严重的腐蚀作用。
但ＰＩＥ是各向同性的，即同一种材料沿多个方向进行均匀腐蚀，腐蚀后金属化层与介质层间的接触面积减小，金属化层会向上升高，脱离介质层，容易造成样品新的失效模式。
２．３多层布线结构芯片的ＲＩＥ技术缺乏方向性的腐蚀技术，叫各向同性腐蚀技术；有明显方向性的腐蚀技术，叫各向异性腐蚀技术。
ＲＩＥ技术同时具有材料选择性和方向性。
能满足多层金属化结构的ＶＬＳＩ芯片失效分析的需要，具有较低的制样风险。
ＲＩＥ与ＰＩＥ的主要工作条件的区别有：ＲＩＥ的反应室的工作压强远小于ＰＩＥ。
１０毫巴（ｍｂａｒ）对１００－５００毫巴，前者用涡轮分子泵，后者用机械泵。
ＲＩＥ的射频频率高于ＰＩＥ，用以产生电极间的大电场，１３．５６ＭＨｚ对４５０ｋＨｚ。
对不同钝化层和介质材料需研究反应气体的配方和样品制备的工艺条件。
ＲＩＥ技术对多层金属化结构芯片的腐蚀结果如图１、２所示。
经ＲＩＥ制样后，芯片的多层结构具有可观察性和可探测性。
２．４ＲＩＥ的监控技术由于失效样品的数量极少，内含重要的信息，进行样品制备有很大的风险，稍有不慎，会引入新的缺陷，造成失效分析结果的失真；或完全损毁样品，造成失效信息的丢失。
研究样品制备技术的工艺条件及其监控技术，对降低制样风险有重要的作用。
用光学显微镜，根据芯片在腐蚀过程中的颜色变化，可确定腐蚀的进度。
３ＦＩＢ技术３．１原理ＦＩＢ技术类似于聚焦电子束技术（如扫描电子显微镜、透射电子显微镜等技术）。
其主要不同的是用离子源代替电子源，用离子光学系统代替电子光学系统。
ＦＩＢ系统用镓或铟作离子源，离子束流较小的情况下用作扫描离子显微镜，其原理和作用与扫描电子显微镜类似；在离子束流较大的情况下，可局部地去除金属化层或介质层，或淀积金属化层或介质层，作芯片电路修改和局部剖切面。
由于离子质量比电子大得多，离子可淀积到芯片表面上，增加芯片表面材料的局部厚度。
由于离子的动量比电子大得多，当离子轰击芯片时会对芯片有局部研磨和钻孔作用。
ＦＩＢ系统是一种多用途的工具：可作扫描离子显微镜，对样品进行形貌观察；可作样品制备工具，对样品进行局部剖切面、局部淀积金属和介质层，成为集成电路的小工艺线，对集成电路芯片的电路进行修改。
由于离子束系统是聚焦的，对芯片的局部加工不需任何掩膜。
为避免ＳＥＭ对绝缘体成像时的荷电效应，用ＳＥＭ观察半导体芯片需去钝化层。
与ＳＥＭ比较，扫描离子显微镜（ＳＩＭ）成像时对样品的要求较低，不必去钝化层。
但ＳＩＭ对样品有刻蚀作用，对集成电路芯片不宜作长时间的观察。
此外，ＳＩＭ图像的分辨率较差。
费庆宇：ＶＬＳＩ失效分析技术研究进展庆祝信息产业部电子第五研究所建所５０周年３．２应用ａ）亚微米／深亚微米多层布线结构的ＶＬＳＩ的失效定位和设计验证多层金属布线结构的ＶＬＳＩ芯片的失效定位和设计验证需用机械探针或电子束探针探测下层金属，由于多层布线结构的下层金属难以用机械探针或电子束探针接触，需用ＦＩＢ钻孔，然后向孔内填充金属（一般用铂）形成一个探测通孔，以便用机械探针或电子束探针进行波形或电压测试。
由于扫描离子显微镜无法看见下层金属，为对准下层金属制备通孔，ＦＩＢ设备可同时显示多层结构的ＣＡＤ设计版图和芯片实时图象，可根据版图确定钻孔部位。
为防止钻孔不足或过度，终点检测十分重要。
一种方法是监测不同材料界面二次离子发射率的变化，另一种用激光干涉法。
ｂ）修改电路，进行设计纠错后验证传统的ＶＬＳＩ研制过程是：设计－流片－纠错后再设计－再流片，直至完成。
为了缩短研制周期和降低流片成本，可用ＦＩＢ技术在芯片上局部去除或淀积介质层和金属化互连线（如图３所示），对纠错结果进行验证，减少再流片的次数和费用。
ｃ）局部剖切面制样和观察一项失效分析工作能否完成，最终要看能否找出器件结构上的缺陷。
如果缺陷存在于芯片内部或存在于表面，但不容易从正面观察到就需要进行剖切面观察，如多层结构的缺陷、ｐ－ｎ结缺陷、电迁移或腐蚀引起的金属化层厚度的变化等。
手工剖切面费工费时，加工精度不易保证。
高分辨率的快速剖切面技术———ＦＩＢ系统可以对ＩＣ进行无掩膜的微区选择性蚀刻，以形成微区局部剖切面，然后进行扫描离子显微镜或扫描电镜观察（如图４所示）。
对一个样品而言，用手工艺研磨，只能制备一个剖切面，用ＦＩＢ可作多个剖切面。
４电容耦合电压衬度像和波形测试为增加失效ＶＬＳＩ芯片内部的可视性，样品制备是关键技术。
然而，制样手续十分繁杂并有损毁芯片、丢失信息的风险。
电容耦合电压衬度像和波形测试技术不必去钝化层，可解决两层金属结构ＶＬＳＩ的失效定位，具有非破坏性、无损毁失效样品的风险、简化失效分析程序的特点。
然而，电子束测试技术的电容耦合电压衬度像和波形测试的效果对样品表面电位变化极为敏感。
钝化层的荷电效应，造成表面电位的不稳定，图像和波形质量极差；钝化层的不透明性，造成下层金属的可观测性差；钝化层厚度对波形测试结果有影响，包括测得的脉冲电压的衰减，当邻近金属间距与钝化层厚度可比较时，邻近金属的表面电容不可忽略，造成信号的串扰（ｃｒｏｓｓｔａｌｋ）。
因此，该研究内容的关键技术之一是选择适合的加速电压，使钝化层表面电荷稳定；关键技术之二是采用动态信号激励芯片，以实现电容耦合；关键技术之三是研究钝化层厚度对测试结果的影响以及减薄钝化层的半无损失效定位技术。
减薄而不完全去除钝化层，手续简单，破坏性风险较小。
５以失效分析为目的的电测技术５．１电测分析技术的作用、特点和种类以质量检验为目的的电测试和以失效分析为目的的电测试是有一定区别的。
以质量检验为目的的电测试用于确定ＶＬＳＩ是否满足预期的技术指标，这类测试必须采用标准化的测试方法。
对每一种ＶＬＳＩ，其测试仪器、测试步骤和测试参数的种类都有明确的规定。
测试结果需要与器件的技术指标或技术规范进行比较，以确定该器件合格与否。
以失效分析为目的的电测试用于确定ＶＬＳＩ的失效模式、失效部位并估计可能的失效机理，这２００５年・增刊类测试通常采用非标准化的测试方法。
与标准化的测试方法比较，其测试仪器、测试步骤和测试参数的种类都可以简化。
按测试部位分类，电测分析包括管脚测试分析和芯片内部节点测试分析两类。
管脚测试分析用于确定失效模式和失效管脚，但无法确定失效的确切部位。
芯片内部节点测试分析用于确定芯片内部的失效部位。
５．２管脚测试分析管脚测试分析可分为连接性测试、电参数测试和功能测试。
