【原创】锁相环PLL制作与调试要点

锁相环PLL（PhaseLockedLoop）锁相环PLL目前我见到的所有芯片中都含有PLL模块，而且一直不知道如何利用PLL对晶振进行倍频的，这次利用维基百科好好的学习了下PLL 的原理。

1. 时钟与振荡电路在芯片中，最重要的就是时钟，时钟就像是心脏的脉冲，如果心脏停止了跳动，那人也就死亡了，对于芯片也一样。

了解了时钟的重要性，那时钟是怎么来的呢？时钟可以看成周期性的0与1信号变化，而这种周期性的变化可以看成振荡。

因此，振荡电路成为了时钟的来源。

振荡电路的形成可以分两类：1. 石英晶体的压电效应：电导致晶片的机械变形，而晶片两侧施加机械压力又会产生电，形成振荡。

它的谐振频率与晶片的切割方式、几何形状、尺寸有关，可以做得精确，因此其振荡电路可以获得很高的频率稳定度。

2. 电容Capacity的充电放电：能够存储电能，而充放电的电流方向是反的，形成振荡。

可通过电压等控制振荡电路的频率。

2. PLL与倍频由上面可以知道，晶振由于其频率的稳定性，一般作为系统的外部时钟源。

但是晶振的频率虽然稳定，但是频率无法做到很高（成本与工艺限制），因此芯片中高频时钟就需要一种叫做压控振荡器（Voltage Controlled Oscillator）的东西生成了（顾名思义，VCO 就是根据电压来调整输出频率的不同）。

可压控振荡器也有问题，其频率不够稳定，而且变化时很难快速稳定频率。

哇偶，看到这种现象是不是很熟悉？嘿嘿，这就是标准开环系统所出现的问题，解决办法就是接入反馈，使开环系统变成闭环系统，并且加入稳定的基准信号，与反馈比较，以便生成正确的控制。

PLL倍频电路因此，为了将频率锁定在一个固定的期望值，锁相环PLL出现了！一个锁相环PLL电路通常由以下模块组成：·鉴相鉴频器PFD（Phase Frequency Detector）：对输入的基准信号（来自频率稳定的晶振）和反馈回路的信号进行频率的比较，输出一个代表两者差异的信号·低通滤波器LPF（Low-Pass Filter）：将PFD中生成的差异信号的高频成分滤除，保留直流部分·压控振荡器VCO（Voltage Controlled Oscillator）：根据输入电压，输出对应频率的周期信号。

PLL,VCO技术经验总结锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成。

目前常用锁相环有整数分频和小数分频两种。

衡量锁相环性能的主要指标包括输出频率、跳频范围、跳频步进、锁定时间、相位噪声、杂散、频率稳定度和频率准确度等。

在设计PLL时，需要考虑方面很多，下面总结一些PLL设计的实际工程经验，方便PLL设计者参考。

（1）输出频率和跳频范围主要决定于VCO和鉴相器。

（2）环路外相位噪声主要决定于VCO。

（3）PLL的环路内相噪声可以根据以下公式估算：参考相噪+20lgN（N为倍频次数）。

（4）PLL的鉴相泄露杂散主要靠环路滤波器来抑制（5）PLL的电源要处理的很赶紧，否则会引起电源调制杂散，而落在环路内的电源调六、制杂散很难滤除（6）PLL的参考、鉴相、环路、VCO各模块之间要有良好的屏蔽和隔离，以防止电磁串扰和辐射产生的杂散（7）PLL环路在振动和高低温下容易产生杂散，这主要是由于参考晶体振荡下产生的相位抖动产生的杂散和温度变化导致的参考晶体以及环路带宽等的变化。

对于振荡杂散和高低温杂散我们要对参考晶体做减振处理以及PLL环路中选择温度特性高的元件。

（8）PLL的输出频率稳定度等于参考的频率稳定度（9）PLL的输出频率准确度等于N*参考频率准确度（N为倍频次数）（10）对于整数分频：跳频步进=鉴相频率=1/20到1/10的环路带宽，而环路带宽大则锁定时间小，环路带宽小则锁定时间大。

（11）对于小数分频：跳频步进≤鉴相频率=1/20到1/10的环路带宽，而环路带宽大则锁定时间小，环路带宽小则锁定时间大。

（12）根据经验环路滤波器相位裕量在时，锁定时间和过冲都可以设计的最小。

小于的相裕会产生过度的过冲和振铃，而大于则会导致一个过阻尼的环路，环路就会慢慢爬行到锁定。

PLL设计关键基础及基本参数确定方法PLL（锁相环）是一种电路设计技术，用于将输入信号的频率和相位合成为与参考信号相同的输出信号。

它在各种应用领域中具有广泛的应用，包括通信系统、数据传输、时钟发生器、频率合成器等。

1.建立模型：确定所需的频率范围和准确度，并选择适当的振荡器作为参考信号源。

建立时钟和相位比较器的模型，以及低通滤波器等组成部分的模型。

2.频率范围和准确度：确定PLL所需的输出频率范围和准确度。

这取决于具体的应用需求，如通信系统中需要的频率范围和准确度。

一般来说，更高的频率范围和准确度要求会导致设计更复杂的PLL电路。

3.反馈环：选择适当的反馈环型式，如基本PLL、全数字PLL或混合模拟数字PLL。

这取决于应用需求和设计复杂度。

基本PLL适用于频率较低的应用，但对相位噪声较敏感。

全数字PLL则采用数字环路滤波器，具有更高的鲁棒性和可控性。

4. 相位锁定范围（Phase Locked Loop Range）：确定PLL的相位锁定范围，即输入信号的相位偏移量。

这取决于具体应用中的信号变化范围和要求。

较大的相位锁定范围会导致更高的设计复杂度。

5.闭环带宽：确定PLL的闭环带宽，即相位比较器输出与输出信号的相位偏差之间的关系。

较大的闭环带宽可以提供更高的锁定速度，但可能会导致更高的相位噪声。

6. 电源抑制比（Power Supply Rejection Ratio，PSRR）：确定PLL对电源噪声的抑制能力。

电源噪声可能会影响PLL的性能，因此需要设计合适的滤波器和抑制电源噪声的能力。

7.噪声性能：确定PLL对输入信号噪声和环路滤波器自身噪声的敏感度。

这取决于环路滤波器的设计和反馈环的类型。

一般来说，全数字PLL 具有更好的噪声性能。

8.稳定性和抖动：确定PLL的稳定性和抖动性能。

PLL需要能够在各种工作条件下保持稳定，不受温度、电源变化等因素的影响。

抖动性能衡量了PLL输出信号的时钟稳定性。

PLL设计关键基础及基本参数确定方法PLL (Phase-Locked Loop) 是一种广泛应用于电子电路和通信领域的反馈控制系统。

它常被用于生成稳定的时钟信号、频率合成、信号调制和解调等应用。

PLL的设计基础包括如下几个关键要素：1. Voltage-Controlled Oscillator (VCO，压控振荡器)：VCO是PLL中最重要的组件之一，它的频率输出受到控制电压的影响。

在PLL中，VCO用来将输入信号的频率与参考时钟频率进行比较调节，从而输出稳定的频率信号。

根据应用的要求，选择恰当的VCO类型和工作频率范围非常重要。

3. Loop Filter (环路滤波器)：环路滤波器用来滤除PD输出中的高频噪声，并提供平滑的控制电压给VCO。

它由一个或多个滤波器组成，可以使用电容和电阻等元件实现。

设计环路滤波器需要综合考虑相位噪声、上升时间、锁定时间和抗干扰能力等因素。

4. Divide-by-N Counter (除N计数器)：除N计数器控制输出信号的频率与参考时钟信号之间的整数倍关系。

通过改变N的值，可以实现频率合成和频率分频。

除N计数器可以使用预置计数器、可编程计数器或振荡器和计数器组成的结构。

确定PLL的基本参数和性能要考虑以下几个方面：1. 幅值环路带宽 (Loop Bandwidth)：决定了PLL的跟踪速度和抗噪声能力。

较大的环路带宽可以提高跟踪速度，但可能导致更高的相位噪声。

选择合适的环路带宽要综合考虑设计的应用需求。

2. 锁定时间 (Lock Time)：是指PLL从失锁状态到稳定锁定状态所需的时间。

较短的锁定时间可以提供更好的动态性能和抗抖动能力。

锁定时间和环路带宽之间存在着一定的折衷关系。

3. 输出频率范围 (Output Frequency Range)：PLL的输出频率范围取决于VCO的工作频率范围和除N计数器的最大除数。

选择合适的VCO和除N计数器是确保输出频率范围的关键。

锁相环实验报告锁相环实验报告一、实验目的本次实验的目的是了解锁相环（PLL）的原理和应用，掌握PLL电路的设计和调试方法，以及了解PLL在通信系统中的应用。

二、实验原理1. PLL原理锁相环是一种基于反馈控制的电路，由比例积分环节、相位检测器、低通滤波器和振荡器等组成。

其基本原理是将输入信号与参考信号进行比较，并通过反馈调整振荡频率，使得输入信号与参考信号同步。

2. PLL应用PLL广泛应用于通信系统中，如频率合成器、时钟恢复器、数字调制解调器等。

三、实验设备和材料1. 实验仪器：示波器、函数发生器等。

2. 实验元件：电阻、电容等。

四、实验步骤1. 搭建PLL电路并连接到示波器上。

2. 调节函数发生器输出正弦波作为参考信号，并将其输入到PLL电路中。

同时，在函数发生器上设置另一个正弦波作为输入信号，并将其连接到PLL电路中。

3. 调节PLL参数，包括比例积分系数和低通滤波器截止频率等，使得输入信号与参考信号同步。

4. 观察示波器上的输出波形，记录下PLL参数的取值。

五、实验结果与分析1. 实验结果通过调节PLL参数，成功实现了输入信号与参考信号的同步，并在示波器上观察到了稳定的输出波形。

记录下了PLL参数的取值，如比例积分系数和低通滤波器截止频率等。

2. 实验分析通过本次实验，我们深入了解了锁相环的原理和应用，并掌握了PLL电路的设计和调试方法。

同时，我们也了解到PLL在通信系统中的重要作用，如时钟恢复、数字调制解调等。

六、实验结论本次实验成功地实现了输入信号与参考信号的同步，并掌握了PLL电路的设计和调试方法。

同时也加深对于PLL在通信系统中应用的认识。

七、实验注意事项1. 在搭建电路时应注意接线正确性。

2. 在调节PLL参数时应注意逐步调整，避免过度调整导致系统失控。

3. 在观察示波器输出波形时应注意放大倍数和时间基准设置。

PLL锁相环相关基础知识由于近期找工作，所以把射频的一些基础知识复习了一遍。

趁着自己还有点时间和精力，把锁相环的一些知识记录一下，基础功不扎实，有误之处还请大佬拍错。

1. PLL的工作原理锁相环一般由PD(鉴相器）,LPF（环路滤波器），VCO组成。

有的同学可能要问了：“既然VCO在给定电压之后已经能输出频率了，为什么不直接拿来用呢？”实际上可以这么用，现在有的晶振会针对某个固定的频点把频率优化的非常好，比如一些122.88MHz的VCXO（外置的VCO），这些晶振有个特点，在这个频点相噪性能优化的特别好。

但是晶振一般很难把频率做高。

而我们PLL中经常使用的VCO，频率变化中频都是GHz为单位，变化范围几百兆MHz，若使用开环VCO（不加PLL的结构），那么出来的频率信号相噪特别糟糕，而且随着电压变化（例如噪声，温度带来的影响）导致VCO的输出频率发生漂移。

于是有人提出了使用PLL这样的结构，能够输出比较稳定的（LOCKED）频率。

其主要思想是利用一个相位比较干净的参考频率，建立一个闭环结构来获取到相位比较干净的高频频率。

如上图所示，输入信号经过鉴相器，当反馈信号和fref的相位一致的时候，PD输出一个恒定电压值（实际上由CP输出电流），从而使得这个系统稳定。

如果我们把PD简单看做一个乘法器，那么有参考输入信号反馈输入的角频率为：N一般表示为反馈DIV的分频比。

反馈输入信号为：两者相乘根据积化和差可以得到高频和低频两个分量。

其中高频的部分会被LPF滤掉。

所以只剩低频部分。

对于低频部分，将相位记为：要使得系统稳定，即相位恒定，可以关于相位对时间t求导数，当等于0时可以认为两个相位一致。

一般把看做两个时钟的随机起振相位，上电后保持不变。

所以有当导数为0的时候：此时有假如此时参考频率10MHz，N为350，可以得到3.5GHz的频率输出。

当然前提是PLL的VCO支持这个频段。

当然对于现在的芯片，鉴频器的参考频率输入前也有一个分频器或者倍频器，一般记为R。

锁相频率合成器组装及调试一、实验目的1、 理解高频模拟锁相环路法本振频率合成的原理。

2、 掌握锁相环频率合成的方法。

二、实验内容1、 测量频率合成器输出频率与分频比的关系。

2、 调测频率合成器的输出波形。

三、实验仪器1、 5号板 1块2、 10号板 1块3、 6号模块 1块4、 双踪示波器 1台四、实验原理晶体振荡器能产生稳定度很高的固定频率。

若要改变频率则需要更换晶体。

LC 振荡器改换频率虽很方便，但频率稳定度又很低。

用锁相环实现的频率合成器，既有频率稳定度高又有改换频率方便的优点。

频率合成的一般含义是：将给定的某一基准频率（用频率稳定而且准确的振荡器所产生的频率），通过一系列的频率算术运算，在一定频率范围内，获得频率间隔一定，稳定度和基准频率相同，数值上与输入频率成有理数比的大量新频率的一种技术。

锁相环的原理在模拟锁相环中已经详细讲述，这里讲述锁相频率合成的方法。

在实验箱中将1MHz 参考信号i f 进行M 分频从P3输出，将VCO 输出信号o f 从P1输入，然后进行N 分频，从P2输出。

根据锁相环的知识可知i f /M=o f /N 即推出o f =i f MN，适当选择M 、N 的分频比，可以得到不同的频率。

锁相频率合成系统框图如图18-1所示（主时基为1MHz ）参考分频器（1－1/99)鉴相器VCO环路滤波器时基分频器（1－1/999)图18-1 锁相频率合成器五、实验步骤1、连线框图如下：源端口目的端口连线说明10号板：P3 5号板：P7 参考分频信号送入鉴相器10号板：P2 5号板：P8 分频器输出连至鉴相器射频输入10号板：P1 5号板：P5 VCO输出连至分频器输入5号板：P4 频率计：P3 合成频率输出2、将10号板“参考分频器”拨码开关置于“1000 0000”（即M为十进制80）。

5号板锁相环中心频率开关S2置于“0001”，将分频器拨码开关拨为“0000 0011 0010（即N为十进制32）”（此时VCO的中心频率为400KHz），并将电源开关打开。

如何设计并调试锁相环(PLL)电路作者：Ray Sun简介设计并调试锁相环(PLL)电路可能会很复杂，除非工程师深入了解PLL 理论以及逻辑开发过程。

本文介绍PLL设计的简易方法，并提供有效、符合逻辑的方法调试PLL 问题。

仿真如果不在特定条件下进行仿真，则估计一个PLL电路的规格将会是十分困难的。

因此，进行PLL 设计的第一步应当是仿真。

我们建议工程师使用 ADIsimPLL 软件运行基于系统要求的仿真，包括参考频率、步进频率、相位噪声（抖动）和频率杂散限制。

许多工程师面对如何选择参考频率会感到无所适从，但其实参考频率和输出频率步进之间的关系是很简单的。

采用整数N 分频PLL，则输出频率步进等于鉴频鉴相器(PFD)输入端的频率，该频率等于参考分频器R 分频后的参考频率。

采用小数N 分频PLL，则输出频率步进等于PFD 输入频率除以MOD 值，因此，您可以使用较高的参考频率，获得较小的频率步进。

决定使用整数N 分频或是小数N 分频时，可牺牲相位噪声性能换取频率步进，即：较低的PFD 频率具有更好的输出频率分辨率，但相位噪声性能下降。

例如，表1 显示若要求具有固定频率输出以及极大的频率步进，则应首选整数N 分频PLL（如 ADF4106），因为它具有更佳的总带内相位噪声。

相反，若要求具有较小的频率步进，则应首选小数N 分频PLL（如ADF4153）,因为它的总噪声性能优于整数N 分频PLL。

相位噪声是一个基本的PLL 规格，但数据手册无法针对所有可能的应用指定性能参数。

因此，先仿真，然后进行实际硬件的测试就变得极为关键。

表1. 相位噪声确定PLL 的选择甚至在真实条件下通过ADIsimPLL 仿真PLL 电路时，结果也可能是不够的，除非真实参考以及压控振荡器(VCO)的模型文件已包含在内。

如果未包含在内，则仿真器将使用理想参考和VCO 进行仿真。

若要求高仿真精度，则花在编辑VCO 和基准电压源库文件上的时间将会是值得的。

锁相环设计调试小结一、系统框图二、锁相环基础知识及所用芯片资料（摘录）（一）、并行输入 PLL （锁相环）频率合成器MC145152-2MC145152 是 MOTOROLA 公司生产的大规模集成电路，它是一块采用并行码输入方式设定，由16根并行输入数据编程的双模 CMOS-LSI 锁相环频率合成器，其内部组成框图如图 3-32-3 所示。

N 和 A 计数器需要 16 条并联输入线，而 R 计数器则需要三条输入线。

该芯片内含参考频率振荡器，可供用户选择的参考频率分频器（12X8 ROM 参考译码器和12BIT ÷R 计数器组成的参考频率fr ），双端输出相位检测器，逻辑控制，10比特可编程序的÷N(N=3~1023) 计数器和 6比特可编程的÷A(A=3~63)计数器和锁定检测部分.10比特 ÷ N 计数器，6 比特÷ A 计数器，模拟控制逻辑和外接双模前置分频器(÷P /÷P +1)组成吞食脉冲程序分频器，吞脉冲程序分频器的总分频比为：N T =P*N+A 。

MC145152 的功能：* 借助于 CMOS 技术而取得的低功耗。

* 电源电压范围 3~9V 。

* 锁相检测信号。

* 在片或离片参考振荡器工作。

* 双模并行编程。

* N 范围 =3~1023,A 范围 =0~63。

*用户可选的 8 个 R 值：8 ，64 ， 128 ， 256 ， 512 ， 1024 ， 1160 ，2048． * 芯片复杂度——8000 个场效应管或 2000 个等效门。

鉴相器MC145152 环路滤波器 LPF压控振荡器 MC1648分频器MC12017频率输出引脚说明：N0-N9 （11-20 ）：÷ N 计数器的编程输入端。

当÷ N 计数器的计数为0 时，这N个输入供给预置÷ N 计数器的数据。

N0 为最低位，N9 为最高位。

锁相环（PLL）电路设计摘要：本次课程设计的锁相环电路其原理就是先把电网三相交流电压合成一相正弦波，合成后其频率还是不变（50Hz），然后把正弦波转变成方波，由此将信号送入锁相环集成器件CD4046（由鉴相器，环路滤波器，VCO组成），通过将输入信号与VCO输出信号或VCO输出经分频器的信号相位或频率的比较，控制两个信号使其保持同相位，从而实现对输入信号的同步跟踪。

关键字：锁相环，鉴相器，环路滤波器，集成运算电路，比较器Abstract:This curriculum designs phase-locked loop electric circuit its principle is synthesizes first the electrical network three-phase AC voltage a sine wave, after the synthesis its frequency invariable (50Hz), then transforms the sine wave the square-wave, from this sends in the signal phase-locked loop integration component CD4046 (by discriminator, ring circuit filter, VCO is composed), through the input signal and the VCO output signal either the VCO output after the frequency divider signal phase or the frequency comparison, will control two signals to cause its maintenance with the phase, thus will realize to the input signal lock following.Keyword:PLL, phase detector and loop filter, integrated computing circuits, Comparators目录1.前言(绪论) (3)2.总体方案设计 (4)3.单元模块设计 (5)3.1 集成运算加法器.......................................................................... 错误！未定义书签。