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数字集成电路设计-版图设计

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集成电路设计3-版图设计

集成电路设计3-版图设计

它涉及到将电路元件和连接线转化为 几何图形，这些图形定义了半导体制 造过程中需要制造的结构。
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
THANKS FOR WATCHING
感谢您的观看
04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
集成电路版图设计(适合微电子专业)

集成电路版图设计(适合微电子专业)


①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图
图
版图设计
12
举例：
功能描述 x=a’b+ab’ 的逻辑图
13
CMOS与非门的电路图
14
场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
15
版图设计就是按照线路的要求和一定 的工艺参数，设计出元件的图形并进行排 列互连，以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形，称为版图或工艺 复合图。 版图设计是制造IC的基本条件，版图 设计是否合理对成品率、电路性能、可靠 性影响很大，版图设计错了，就一个电路 也做不出来。若设计不合理，则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
23
要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种，管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时，压焊点的面积只 需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝 球焊需125μm ×125μm，金丝球焊牢固 程度高，金丝在靠近硅片压点处是垂直 的，可压到芯片纵深处(但必须使用温度 SiO2纯化层)，使用起来很灵活。
集成电路版图设计

集成电路版图设计


02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的， 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面，同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计，需要采用优化的版图设 计方法，如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻 辑电路和时序逻辑电路。在版图设计中，需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制 造性。
集成电路版图设计cadence设计流程

集成电路版图设计cadence设计流程

集成电路版图设计cadence设计流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。

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集成电路版图设计9——

集成电路版图设计9——


共用电源节点以节省面积； 确定源极连接和漏极连接所需接触孔的最小数目；
（栅长乘以栅宽，称为栅区），因为不能改变栅长 和栅宽，所以无法改变寄生电容。
但可以在不改变栅区大小的情况下减少寄生电阻—
—把晶体管分裂成小的晶体管，并将其并联，每个 晶体管的相同端必须被连接在一起，这样有效栅宽 没有改变，但寄生电阻减小了。
L
W
Ⅰ
Ⅱ
Ⅲ
Ⅳ S G
D
源漏区共用
Ⅰ A B A Ⅱ B A Ⅲ B A Ⅳ B
KP KN
KN
n W
tox
W K L L
工艺设计规则
用特定工艺制造电路的物理掩膜版图都必须遵循一
系列几何图形排列的故则，这些规则称为版图设计 规则。
通过适度的图形排列可以得到较高的成品率，通过
将芯片上不同的器件进行高密度放置能得到更高的 面积利用率，但这两者常常是相互矛盾的。

接触和通孔：用于确定绝缘层上的切口（cut）。绝缘层用 于分隔导体层，并且允许上下层通过切口或“接触”孔进行 连接，像金属通孔或接触孔就是这类例子。在钝化层上为绑 定pad开孔则是接触层的另一种情况。
分层和连接（2）
注入层：这些层并不明确地规定一个新的分


层或者接触，而是去定制或改变已经存在的 导体层的性质。 绘图层：制版工艺所要求的最小数目的层 掩模层：生成光学掩膜 隔离层：隐含于掩模层之中 绘制的图形的方式——“多边形”（polygon） 和“线形”（path）
接口到该设计的各部分之间的电源电阻（电源线
的宽度、电源线网格）； 与其他设计的接口（单元排列、与其他单元进行 无缝接合的单元设计）； 阱接触孔和衬底接触孔通常都是连接到电源上的。
集成电路版图设计岗位职责职位要求

集成电路版图设计岗位职责职位要求

集成电路版图设计岗位职责职位要求(实用版)编制人：______审核人：______审批人：______编制单位：______编制时间：__年__月__日序言下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。

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基于纳米工艺的数字集成电路电源版图设计

基于纳米工艺的数字集成电路电源版图设计


１ 引 言
随着半导体技术按照摩尔定律快速发展到纳 米工艺阶段 ， 出现 了更多 的布线层数、 更 薄的栅
氧、 更低 的 电源 电压 ， 数字集 成 电路呈 现 出更大规 模、 更快 速度 、 更低功 耗 的特点 。在纳 米工 艺后 端 版 图设计 中 ， 电路 规模 的剧 增使 得 更 多更 长 的互
部分 ， 设计 时需 要统 筹考虑 芯 片的供 电情 况 ， 对
电源线进 行合 理 布局 。在芯 片整 体布局 时需要 考
压保持为稳定 的值ຫໍສະໝຸດ 而电压降的存在影响信号延 迟， 降低噪声容限的值 ， 导致芯片时序违例 ， 甚至
产 生功 能失效 。同时 随着芯 片工作 电压 的逐 渐降
虑芯片核 Ｃ ｏ ｒ ｅ 、 Ｉ Ｐ及 Ｉ ／ ０ 的供 电 ， 数 字 电路 与 模 拟 电路 的供 电 ， 同 时考 虑 是 否 为多 电源 多 电压 设 计， 并合理配置电源 Ｐ ＡＤ的个 数 以及 电 源环 线 、 条线等， 确保 电路 中每一个 电压 域都有完 整 的 、 够
用 的电源 网络 。
低， 电压降对 电路 的影 响有迅速加大 的趋势。因
此， 纳 米工艺 的 数字 集 成 电 路 电源 版 图 设计 越 来
越受到重视 ， 通过电源的完整性设计 ， 降低纳米工 艺对电路带来的负面影 响， 给整个芯片的供 电设
计 出一个 均匀 的 电源 网络 ， 从 而提 高 电路 的稳 定 性 和 可靠性 。
给 整个 芯片 的供 电设计 出一个均 匀 的电源 网络 。
第 ３ ３ 卷 第 ２ 期
Ｉ ｌ
Ｉ 。。 ｌ
Ｊ
—
誊 篆成 路 遒讯
７
环 的 间距 以及 电源 环 的 对 数 ； 电 源环 的对 数 一般
数字集成电路设计入门(从HDL到版图)6-9

数字集成电路设计入门(从HDL到版图)6-9

第六章Verilog的数据类型及逻辑系统学习内容：•学习Verilog逻辑值系统•学习Verilog中不同类的数据类型•理解每种数据类型的用途及用法•数据类型说明的语法Verilog采用的四值逻辑系统’0’, Low, False, Logic Low, Ground,VSS,Negative Assertion‘1’, High, True, Logic High, Power,VDD, VCC, Positive Assertion’X’ Unknown: Occurs at Logical Which Cannotbe Resolved ConflictHiZ, High Impedance, Tri-Stated,Disabled Driver (Unknown)主要数据类型Verilog主要有三类(class)数据类型：•net （线网）: 表示器件之间的物理连接•register （寄存器）：表示抽象存储元件•parameters(参数) : 运行时的常数(run-time constants)net（线网）net需要被持续的驱动，驱动它的可以是门和模块。

当net驱动器的值发生变化时，Verilog自动的将新值传送到net上。

在例子中，线网out由or门驱动。

当or门的输入信号置位时将传输到线网net上。

•有多种net 类型用于设计(design-specific)建模和工艺(technology-specific)建模•没有声明的net 的缺省类型为1 位(标量)wire 类型。

但这个缺省类型可由下面的编译指导改变：`default_nettype <nettype>net 类型功能wire, trisupply1, supply0wor, triorwand, triandtriregtri1, tri0标准内部连接线(缺省)电源和地多驱动源线或多驱动源线与能保存电荷的net 无驱动时上拉/下拉综合编译器不支持的net 类型•wire类型是最常用的类型，只有连接功能。

数字电路版图设计

数字电路版图设计


3.1 图层板 图层板工具条如图4所示
L-Edit产生的工艺图层的数目是没有限制的。这些图层显示在图 层板中。每一个图层都由一个小方块的图标来代表。各个图标以颜 色和花纹来相互区分。当把鼠标箭头放在某个图标上时，在状态栏 上显示该图层的名称（同时也会在鼠标箭头附近弹出图层名称）。 图层有选中与非选中之分。在任何时间只能选中一个图层，被 选中的图层称为当前图层。当前图层的名称显示在图层板上方的图 层显示框内，选中的图层的图标被小黑框标识。当用绘图工具绘图 时，只能在当前图层上绘制图形。绘制的图形的颜色和花纹与该图 层的图标相同。
数字电路版图设计（ 实验五 数字电路版图设计（LEDIT） ）
集成电路设计通常需要经历三个阶段：系统设计、 电路设计和版图设计。版图设计是IC设计的重要一环， 这也是IC设计的最后一个环节。版图编辑一般只能在 大型计算机和工作站上进行，因而硬件造价高，操作 复杂，维护困难。当然对于规模不是很大的电路，也 有一些微机版的版图编辑软件可以采用。在微机上使 用最为普通的是Tanner Tools中的L-Edit。其设计结 果的输出格式通常为标准的CIF格式，版图可以人工 布局布线，也可以根据电路设计完成后生成的EDIF 格式网表和利用标准单元库自动完成布局布线。 本实验就是利用版图编辑软件L-Edit来完成集成电路 的版图设计与编辑，使学生能够掌握集成电路版图设 计与编辑的基本知识与技能。
图3 L-Edit的用户界面
L-Edit的用户界面有以下元素： 1. 菜单栏（在标题栏下面）； 2. 标准工具条（Standard toolbar）； 3. 编辑工具条（Editing toolbar）； 4. 绘图工具条（Drawing toolbar）； 5. 验证工具条（Verification toolbar）； 6. 布图布线工具条（Place and route toolbar）； 7. 图层板（Layer palette）； 8. 状态栏（Status Bar）； 9. 鼠标键条（Mouse button bar）； 10. 定位器（Locator）； 11. 版图区（Layout area）； 12. 命令行界面（Command line interface）。
《集成电路版图设计》课件

《集成电路版图设计》课件

元器件工作原理
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
杭电VLSI设计与实践-数字集成电路基本单元与版图

杭电VLSI设计与实践-数字集成电路基本单元与版图


库单元设计 (续)
下图给出了一个简单反相器的逻辑符号、单元拓扑和单元版图 （a）逻辑符号 （b）单元拓扑 （c）单元版图
7.4 焊盘输入输出单元
7.4.1 输入单元 输入单元主要承担对内部电路的保护，一般认为外 部信号的驱动能力足够大，输入单元不必具备再驱动功 能。因此，输入单元的结构主要是输入保护电路。 为防止器件被击穿，必须为这些电荷提供“泄放通 路”，这就是输入保护电路。输入保护分为单二极管、 电阻结构和双二极管、电阻结构。
Vdd Vdd
B
A
Vss
Vss
（a）
（b）
多输入与非门
多输入或非门
[5] CMOS复杂逻辑门
1、Z=A（B+C）
该类电路的优点：在实现同样逻辑运算的基础上 大大节约器件的数量。
[6] 动态逻辑门电路（钟控逻辑门电路）
类似于前面看 到过的高阻的 三态倒相器. 当 φ1 为高电平 时，门工作就 象一个倒相器. OUT=/IN 当 φ1 为低电平 时, 输出变成高 阻态， OUT=‘Z’
输出单元 (续)
D. 漏极开路输出单元
漏极开路结构实现 的线逻辑
bi = A1 + A2 + ⋅ ⋅ ⋅ + AN = A1 + A2 Λ AN
输入单元(续)
单二极管、电阻保护电路 双二极管、电阻保护电路
7.4.2 输出单元
A. 反相输出I/O PAD 顾名思义，反相输出就是内部信号经反相后输出。 这个反相器除了完成反相的功能外，另一个主要作用 是提供一定的驱动能力。图9.37是一种p阱硅栅CMOS 结构的反相输出单元，由版图可见构造反相器的 NMOS管和PMOS管的尺寸比较大，因此具有较大的驱 动能力。

集成电路版图设计报告

北京工业大学集成电路板图设计报告姓名：张靖维学号：12023224 2015年6 月1日目录目录 (1)1 绪论 (2)1.1 介绍 (2)1.1.1 集成电路的发展现状 (2)1.1.2 集成电路设计流程及数字集成电路设计流程 (2)1.1.3 CAD发展现状 (3)2 电路设计 (4)2.1 运算放大器电路 (4)2.1.1 工作原理 (4)2.1.2 电路设计 (4)2.2 D触发器电路 (12)2.2.1 反相器 (12)2.2.2 传输门 (12)2.2.3 与非门 (13)2.2.4 D触发器 (14)3 版图设计 (15)3.1 运算放大器 (15)3.1.1 运算放大器版图设计 (15)3.2 D触发器 (16)3.2.1 反相器 (16)3.2.2 传输门 (17)3.2.3 与非门 (17)3.2.4 D触发器 (18)4 总结与体会 (19)1 绪论随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。

而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。

在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。

1.1 介绍1.1.1集成电路的发展现状2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。

随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。

、1.1.2集成电路设计流程及数字集成电路设计流程集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。

芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。

版图模拟集成电路版图设计工作流程

版图模拟集成电路版图设计工作流程
一、设计准备阶段
1.收集设计需求和规格
2.确定版图设计工具
（1）选择合适的版图设计软件
（2）熟悉工具操作方法
二、布局设计
1.绘制整体版图布局
（1）放置主要功能模块
（2）确定连线路径和间距
2.设计外围器件布局
（1）放置电容、电阻等器件
（2）保证布局紧凑和良好连接
三、器件布线
1.连接器件引脚
（1）确定引脚连接顺序
（2）绘制连线路径
2.优化布线
（1）考虑信号传输和功耗（2）调整布线路径提高性能
四、特殊器件设计
1.设计特殊功能模块
（1）绘制模拟电路部分（2）完成数字逻辑设计
2.验证特殊器件功能
（1）模拟仿真验证
（2）数字仿真测试
五、验证与调试
1.进行版图验证
（1）检查器件连接和间距（2）确保布局符合设计规范2.仿真验证
（1）电气仿真测试
（2）时序分析和功耗测试
六、提交版图
1.准备版图文件
（1）导出版图文件格式
（2）打包必要设计文件2.提交给布局工程师（1）交流设计细节和要求（2）确认后提交版图。

集成电路版图设计

集成电路版图设计
集成电路版图设计是指将电子元器件（如晶体管、电阻、电容等）根据电路图的要求进行布局和连线的过程，实现电路功能并将其制作成一张版图以供电路的制造和生产。

集成电路版图设计主要包括以下几个步骤：
1. 电路分析：根据电路的功能及要求，进行电路分析，确定电路的基本结构和模块。

2. 元件选择：根据电路的功能和性能要求，选择合适的元件进行布局。

不同的元件具有不同的特性，如低噪声、快速开关、高频率等，需根据实际要求进行选择。

3. 布局设计：根据电路的结构和模块，将元件进行合理的布局。

布局的目的是使得电路平衡，减少干扰和噪声，并提高电路的稳定性和可靠性。

4. 连线设计：根据电路的功能要求，将各个元件进行连线，形成完整的电路。

连线的设计需要合理安排电路信号的传输路径，避免信号干扰和交叉干扰。

5. 优化设计：对布局和连线进行优化，以提高电路的性能。

例如，优化连线的长度和宽度，减少信号延迟和功耗。

6. 输出版图：将优化后的电路设计转化成计算机可识别的格式，并输出成版图文件。

版图文件可以用于电路的制造和生产。

集成电路版图设计的目的是在满足电路功能要求的前提下，使电路布局和连线达到最佳性能。

对于大规模集成电路（VLSI）设计，还需要考虑功耗、热量和信号完整性等因素，以实现高集成度和高性能的电路设计。

随着技术的不断发展，集成电路版图设计也在不断演进，从传统的手工设计发展到计算机辅助设计（CAD）和自动化设计（EDA），大大提高了设计效率和准确性。

集成电路工艺和版图设计参考


0.5 m 、 0.35 m －设计规范（最小特征尺寸）
布线层数：金属（掺杂多晶硅）连线旳层数。
集成度：每个芯片上集成旳晶体管数
12/9/2023
2
文档仅供参考，如有不当之处，请联系改正。
IC工艺常用术语
净化级别：Class 1, Class 10, Class 10,000 每立方米空气中含灰尘旳个数 去离子水 氧化 扩散 注入 光刻 …………….
互补对称金属氧化物半导体－特点：低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
12/9/2023
C
CMOS传播门
22
文档仅供参考，如有不当之处，请联系改正。
VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
VSS
n+
P-阱
CMOS倒相器截面图
12/9/2023
CMOS倒相器版图
双极IC 半导体IC MOSIC
NMOS IC PMOS IC CMOS IC
BiCMOS
12/9/2023
18
文档仅供参考，如有不当之处，请联系改正。
MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
Hinkle.
12/9/2023
15
文档仅供参考，如有不当之处，请联系改正。
Here we are looking at the Incoming material disposition racks

数字集成电路设计版图设计PPT课件


23
23
6.2 设计规则
最小宽度与最小间距(1)
多晶线最小宽度
多晶线最小间距
24
24
6.2 设计规则
最小宽度与最小间距(2)Sme PotentialWell Active
0 or 6 10
3
Select
3 2
Different Potential
9
2
Polysilicon
2
Metal1
3
Contact
Metal1
nWell
pSelect
pWell
nSelect
有些工艺层的尺寸可以从其它层中运算得到。如nSelect减去poly即得n+， pSelect减去poly即得p+，故无需n+、p+7版
7
6.1 版图设计入门
N 阱 双 层 金 属 化 C M O S 工 艺 版 次
8
CMOS掩模版次
8
6.1 版图设计入门
0.25umCMOS掩模版次
9
9
6.1 版图设计入门
2个nFET串联
两个串联的nFET（有1个n+区被共享）
10
10
6.1 版图设计入门
3个nFET串联
三个串联的nFET（有2个n+区被共享）
技巧：能共用的区域一定要共用，共用n+或p+区优先于共用栅区
11
11
6.1 版图设计入门
两个并联的nFET
Polysilicon Aluminum
22
22
由于工艺不可避免地存在误差，所以设计者必须为之留出余量，设计规则即是这种余量的反映
6.2 设计规则

数字集成电路设计入门(从HDL到版图)1-5


•
RTL级/功能级
– – 用功能块内部或功能块之间的数据流和控制信号描述系统 基于一个已定义的时钟的周期来定义系统模型
•
结构级/门级
– – 用基本单元(primitive)或低层元件(component)的连接来描述系 统以得到更高的精确性，特别是时序方面。 在综合时用特定工艺和低层元件将RTL描述映射到门级网表
抽象级(Levels of Abstraction)
• 设计工程师在不同的设计阶段采用不同的抽象级
– 首先在行为级描述各功能块，以降低描述难度，提高仿真速度。 – 在综合前将各功能模块进行RTL级描述。 – 用于综合的库中的大多数单元采用结构级描述。在本教程中的结 构级描述部分将对结构级(门级)描述进行更详细的说明。
Cadence Verilog仿真器
• Verilog-XL和NC Verilog仿真器都是基于事件算法的 仿真器。仿真器读入Verilog HDL描述并进行仿真以 反映实际硬件的行为。 • Verilog-XL和NC Verilog仿真器遵循IEEE 1364 Verilog规范制定的基于事件的调度语义 • 仿真器可用于
• 实验，24学时
– Verilog (5) – Synthesis (2) – Place &Route (1)
• 考试，3学时
参考书目
• • • • Cadence Verilog Language and Simulation Verilog-XL Simulation with Synthesis Envisia Ambit Synthesis 《硬件描述语言Verilog》 清华大学出版社，Thomas &Moorby，刘明业等译，2001.8
• • • •
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P+’区是pSelect、Active、nWell的交集，此p+’并非最终形成的p+区（漏、源区） 42
6.3 基本工艺层版图
掩蔽 n 、p 掺杂 多晶硅（ Poly Si） 作为 MOS 栅电容的上导电极板
多晶硅
多晶线最小宽度
多晶线最小间距
1.因为多晶硅用于形成沟道，所以Wp与FET的最小沟道设计长度L基本相等。 2.如果其电阻不至于对电路产生影响的话，多晶硅也可以作为互连线。 43
15
+
A’ n p
+
Field Oxide
(b) Cross-Section along A-A’
6.1 版图设计入门
非门相邻
两个独立非门相邻
共享电源、 共享地
16
6.1 版图设计入门
两个非门串联
非门串联
共享电源、地、源、漏
非反相缓冲门，无逻辑功能，用于信号整形、恢复电平、高输出驱动强度 17
6.1 版图设计入门
改善可靠性
4
6.1 版图设计入门
版图编辑
EDA工具的作用
规定各个工艺层上图形的形状、尺寸、位置
（Layout Editor）
规则检验

版图与电路图一致性检验（LVS，Layout Versus Schematic）
设计规则检验（DRC，Design Rule Checker）


电气规则检验（ERC，Electrical Rule Checker）
6.3 基本工艺层版图
沟道长度=多 晶最小宽度
pFET的形成
多晶离开有源 区的最小露头 pFET=(pSelect)∩(Active) ∩(poly) ∩(nWell)
p+=(pSelect)∩(Active) ∩(nWell) ∩(NOT(poly))
有源区宽度
与nFET相比，需考虑的只是pFET必须在n阱内 45
8
6.1 版图设计入门
0.25umCMOS掩模版次
9
6.1 版图设计入门
2个nFET串联
两个串联的nFET（有1个n+区被共享）
10
6.1 版图设计入门
3个nFET串联
三个串联的nFET（有2个n+区被共享）
技巧：能共用的区域一定要共用，共用n+或p+区优先于共用栅区
11
6.1 版图设计入门

布局：安排各个晶体管、基本单元、复杂单元在芯片上的 位置

布线：设计走线，实现管间、门间、单元间的互连
尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（宽度） 以及晶体管与互连之间的相对尺寸等
3
6.1 版图设计入门
版图设计的目标
满足电路功能、性能指标、质量要求 尽可能节省面积，以提高集成度，降低成本 尽可能缩短连线，以减少复杂度，缩短延时、
FET沟道宽度
设计值W=有源区宽度wa 有效值Weff=W-△W< wa
分析FET特性时
应用Leff、Weff、 Weff/ Leff 不要用L、W、 W/ L
1.硅片上除了场氧就是有源区，场氧掩模版是有源区掩模版的负板，不必单独制作场氧版 2.若有源区非方形，也只需规定最小边长即可。 40
6.3 基本工艺层版图
nSelect掺As或P，用于制作nFET 掺杂硅区pSelect掺B，用于制作pFET 属于有源区的一部分
掺杂硅区:n+
有源区至nSelect的 最小距离
2 Polysilicon 2 Metal1 3
Metal2 3 4
3
25
6.2 设计规则
有源区接触窗口距离有 源区周边的最小距离
距周边最小距离
若不规定最小距离，就会导致n+p结短路 26
6.2 设计规则
多晶硅栅的最短 露头长度
最短露头
若无露头或露头过短，可能会在工艺允许误差范围之内导致漏与源之间短路 27
Metal1
nWell
pSelect
pWell
nSelect
有些工艺层的尺寸可以从其它层中运算得到。如nSelect减去poly即得n+， pSelect减去poly即得p+，故无需n+、p+版
7
6.1 版图设计入门
名称 N 阱 双 层 金 属 化 C M O S 工 艺 版 次 符号 常用颜色
CMOS掩模版次
常用图形
本书图形
n阱
有源区 多晶 p选择 n选择 有源区接触 多晶接触 金属1 通孔 金属2 覆盖玻璃2
nwell
Active Poly pSelect nSelect Activecontact Polycontact Metal1 Via Metal2 Overglass
Yellow
Green Red Green Green Black Black Glue Black Magenta
6.2 设计规则
Via 1 1
通孔与接触孔
2 4 5
Metal to 1 Active Contact
Metal to Poly Contact 3 2
2 2
28
6.2 设计规则
层间互连约束
Metal2不能直 接接有源区
Metal1、 Metal2、Poly 不能直接对准
通孔与多晶接触孔不能出现在同一位置 29
Place and route，自动给出版图布局与布线
布局布线

5
6.1 版图设计入门
曼哈顿形状
EDA工具允许画各种形状的 图形，但大多数版图设计成
为直角三角形的组合，称之
为“曼哈顿几何形状”。
6
6.1 版图设计入门
Poly Polycontact Metal2 Via
CMOS工艺层
ActiveContact
主要用于形成pFET n阱(n well) VDD 总是接到最高电位
n阱
相邻n阱之间的 最小间距
n阱最小宽度
39
6.3 基本工艺层版图
用于制作 nFET 和pFET 有源区（ Active ） 被场氧（ FOX ）所隔开
有源区
有源区最小宽度 FOX＋Active＝Surface → FOX＝NOT（Active） 相邻有源区边与边 之间的最小间距
不符合设计规则→ 有源区接触不良
35
6.2 设计规则
(4)
违背设计规则带来的问题
接触孔下不得有多晶或有源区边缘
36
6.2 设计规则
版图编辑器
37
6.2 设计规则
设计规则检查DRC
poly_not_fet to all_diff minimum spacing = 0.14 um.
38
6.3 基本工艺层版图
33
6.2 设计规则
(2)
违背设计规则带来的问题
符合设计规则
不符合设计规则 →源、漏短路
符合设计规则
不符合设计规则 →源、漏变窄
上图为一个晶体管自身的多晶和有源区之间的相对尺寸，下图为多晶与另一个与它不 相干的有源区之间的相对尺寸关系 34
6.2 设计规则
(3)
违背设计规则带来的问题
符合设计规则
两个并联的nFET
方案1：有1个n+区被共 享，有源区面积较小，但 互连线较长
2个nFET并联
方案2：n+区全部被分开， 有源区面积较大，但互连 线较短
原理图的画法最好与版图相对应 12
6.1 版图设计入门
非门:方案1
输入、输出左右出
CMOS版图的典型布局是：VDD在上方平行走线，GND在下方平行走线，门内部走线在其中分布，n阱及pFET在上半部分，nFET在下半部分 13
6.3 基本工艺层版图
沟道长度=多 晶最小宽度
nFET的形成
多晶离开有源 区的最小露头
有源区宽度
nFET=(nSelect)∩(Active) ∩(poly) n+=(nSelect)∩(Active) ∩(NOT(poly))
nFET的逻辑表达式表示管子的沟道部分，n+的逻辑表达式表示管子的漏和源部分 44
6.2 设计规则
最小宽度与最小间距(1)
多晶线最小宽度
多晶线最小间距
24
6.2 设计规则
Same Potential Well 10 Active 3 2 Select 3 Contact or Via Hole 2 2 0 or 6 Different Potential 9
最小宽度与最小间距(2)
6.3 基本工艺层版图
实际尺寸与设计尺寸的差别
版图尺寸（设计值）并不等于芯片最终尺寸（实际有效值），本章中所有图形尺寸均为版图图形尺寸，而非 芯片最终形成图形尺寸 46
6.3 基本工艺层版图
FET沟道长度
设计值L=多晶硅的线宽wp 有效值Leff=L-△L< wp
版图尺寸≠最终尺寸
版图尺寸（设计值）≠芯片的最终尺寸（有效值）
设计人员与工艺人员之间的接口与“协议” 版图设计必须无条件服从的准则
Polysilicon
Aluminum
22
由于工艺不可避免地存在误差，所以设计者必须为之留出余量，设计规则即是这种余量的反映
6.2 设计规则
最小宽度 最小间距 拓扑设计规则(绝对值） 最短露头 离周边最短距离
仔细观察NAND3和NOR3版图，就会发现除金属布线之外，两者是完全相同的，而将NAND3 的金属布线做垂直翻转，就能得到NOR3的金属布线，这是AND-OR的对称性在版图上的反映
21
6.2 设计规则