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VHDL抢答器的设计设计要求：1.抢答器同时供N名选手，(此处假设4个)分别用4个按钮S0～ S3表示。
2.设置一个系统“开始复位”开关S，该开关由主持人控制（当主持人按下该开关后以前的状态复位并且开始计时抢答）。
3．抢答器具有锁存与显示功能。
即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。
选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。
4. 抢答器具有定时抢答功能，且一次抢答的时间（0-99S）。
当主持人启动“开始复位”键后，定时器进行减计时。
5. 如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。
一、概述抢答器的逻辑结构主要由抢答鉴别lock模块、定时模块、译码模块和报警器模块组成。
在整个抢答器中最关键的是如何实现抢答封锁，在控制键按下的同时计数器倒计时显示有效剩余时间。
除此之外，整个抢答器还需有一个“复位开始”信号，以便抢答器能实现清零和开始。
抢答器共有3个输出显示，选手代号、计数器的个位和十位，他们输出全都为BCD 码输出，这样便于和显示译码器连接。
当主持人按下控制键、选手按下抢答键蜂鸣器短暂响起。
二、方案设计与论证嘿嘿！将该任务分成N个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、译码模块、报警模块，最后是综合。
1. 抢答器鉴别模块：在这个模块中主要实现抢答过程中的抢答功能，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。
在这个模块输入端有WARN输入(以时间控制系统的WARN输出信号为信号源)、一个和“时间控制系统”公用的CLEAR端、4人抢答输入信号端S0,S1,S2,S3和有一个时钟信号端CLK，这个时钟信号是个高频信号，用以扫描S0，S1，S2，S3是否有信号输入。
输出端有对应于S0，S1，S2，S3编号的4个指示灯LED 和4线2进制输出端STATES（用于锁存当前的状态），还有一个STOP 端用于指示S0,S1,S2,S3按钮状态（控制计时器停止）。
「基于VHDL的智力竞赛抢答器完全设计」智力竞赛抢答器是一种常见的比赛辅助设备，它可以帮助比赛主持人快速确定哪位选手按下抢答器按钮，并且在一定的时间内限制其他选手抢答。
本文将基于VHDL（Very High Speed Integrated Circuit Hardware Description Language）对智力竞赛抢答器进行完全设计。
首先，我们需要确定抢答器的基本功能。
智力竞赛抢答器应该具备以下功能：1.按下按钮时抢答器需要发出信号，主持人可以通过这个信号来确认哪位选手抢答。
2.如果已经有选手抢答，其他选手不能再次抢答，抢答器需要提供信号以阻止其他选手抢答。
基于上述功能需求，我们可以进行如下设计。
首先，我们需要使用VHDL语言定义抢答器所需要用到的模块和信号。
```entity 抢答器 isportStart_Button : in std_logic; -- 抢答器按钮输入信号Response : out std_logic; -- 抢答信号Busy : out std_logic -- 抢答器忙碌信号end entity 抢答器;```在抢答器模块中，我们需要定义两个重要的信号：Start_Button，表示抢答器按钮的输入信号；Response，表示抢答信号的输出；Busy，表示抢答器忙碌信号的输出。
接下来，我们需要定义这些信号的行为。
根据抢答器的功能需求，我们可以进行如下行为定义。
```architecture 抢答器行为 of 抢答器 issignal isPressed : std_logic := '0'; -- 按钮按下信号signal isBusy : std_logic := '0'; -- 抢答器忙碌信号beginprocess(Start_Button)beginif Start_Button = '1' and isBusy = '0' then -- 按钮按下，且抢答器没有被占用isPressed <= '1'; -- 设置按钮按下信号为1isBusy <= '1'; -- 设置抢答器忙碌信号为1end if;if isPressed = '1' then -- 如果按钮被按下Response <= '1'; -- 输出抢答信号else -- 如果按钮未被按下Response <= '0'; -- 不输出抢答信号end if;end process;--重置抢答器状态reset_process : processbeginif Start_Button = '0' thenisPressed <= '0'; -- 标记按钮未被按下isBusy <= '0'; -- 标记抢答器未被占用end if;end process;--根据抢答器的状态设置忙碌信号busy_signal_process : process(response, isBusy) beginif isBusy = '1' thenBusy <= '1'; -- 输出忙碌信号elseBusy <= '0'; -- 不输出忙碌信号end if;end process;end architecture 抢答器行为;```以上代码定义了抢答器的行为，通过进程的方式处理输入信号，并根据当前的状态输出相应的信号。
目录引言 (1)1.系统的设计要求 02.系统分析 02.1 系统构成 (2)2.2 系统实现过程 (2)3.具体模块设计 (3)3.1 鉴别功能 (3)3.2 锁存功能 (3)3.3 转换功能 (3)3.4 三选一功能 (3)3.5 倒计时功能 (4)3.6 片选功能 (4)3.7 显示功能 (4)3.8 整体结构电路图 (5)4.程序设计 04.1鉴别模块代码 (5)4.2 锁存器模块源代码 (6)4.3 模块源代码 (6)4.4 三选一模块源代码 (7)4.5 倒计时模块源代码 (7)4.6 片选模块源代码 (8)4.7 显示模块源代码 (9)4.8 顶层文件源代码 (9)5.运行结果与分析 (11)6.结束语 (13)参考文献 (14)引言随着现代社会的发展，抢答器被广泛的运用于很多的娱乐节目，其作用也是越来越大。
近年来，随着社会的迅猛发展，抢答器得到了广泛的运用。
很多的电视台都会播放一些娱乐节目，在节目过程中都会添加一些娱乐节目，尤其是互动性的竞争游戏，这样都会使用到抢答器，这样使得对抢答器的要求也越来越高，当然也更进一步体现了抢答器的价值。
结合这种的背景，结合一些娱乐节目的实际情况，并发出真正适合我们特点的智能显示控制系统已经成为当前的主要任务，智能控制的效果能直接影响到大家对此娱乐节目的认可，同时好的智能控制也能为大家带来很多方便。
通过对抢答器基本原理的了解，我们可以设计多路抢答器，让节目可以有更多得人参与。
同时我们可以全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。
1.系统的设计要求四路抢答器由鉴别模块、锁存器模块、转换模块、三选一模块、倒计时模块、片选模块和显示模块等模块的电路组成，显示电路、锁存器、转换电路将抢中选手的编号显示输出；主持人开关启动和鉴别电路；答题限时即倒计时电路，实现答题时间结束和答题完成报警。
基于VHDL的抢答器的设计一、实验目的1、熟悉四人抢答器的工作原理。
1、加深对VHDL语言的理解。
2、掌握EDA开发的基本流程。
二、实验原理抢答器在各类竞赛性质的场合得到了广泛的应用，它的出现，消除了原来由于人眼的误差而未能正确判断最先抢答的人的情况。
抢答器的原理比较简单，首先必须设置一个抢答允许标志位，目的就是为了允许或者禁止抢答者按按钮；如果抢答允许位有效，那么第一个抢答者按下的按钮就将其清楚，同时记录按钮的序号，也就是对应的按按钮的人，这样做的目的是为了禁止后面再有人按下按钮的情况。
总的说来，抢答器的实现就是在抢答允许位有效后，第一个按下按钮的人将其清除以禁止再有按钮按下，同时记录清楚抢答允许位的按钮的序号并显示出来，这就是抢答器的实现原理。
三、实验内容本实验的任务是设计一个四人抢答器，用按键模块的K8来作抢答允许按钮，用K1～K4来表示1号抢答者～4号抢答者，同时用LED模块的D1～D4分别表示于抢答者对应的位子。
具体要求为：按下K8一次，允许一次抢答，这时K1～K4中第一个按下的按键将抢答允许位清除，同时将对应的LED点亮，用来表示对应的按键抢答成功。
数码管显示对应抢答成功者的号码。
四、实验步骤1、打开QUARTUSII软件，新建一个工程。
2、建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框。
3、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中提供的示例程序。
4、编写完VHDL程序后，保存起来。
方法同实验一。
5、对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。
6、编译仿真无误后，根据用户自己的要求进行管脚分配。
分配完成后，再进行全编译一次，以使管脚分配生效。
7、根据实验内容用实验导线将上面管脚分配的FPGA管脚与对应的模块连接起来。
如果是调用的本书提供的VHDL代码，则实验连线如下：START：允许抢答信号，接一个按键开关K8。
题目：基于VHDL语言的八路数字抢答器设计【作者简介】班级：班号：姓名：学号：摘要抢答器作为一种电子产品，早已广泛应用于各种智力和知识竞赛场合，是竞赛问答中一种常用的必备装置；从原理上讲，它是一种典型的数字电路，其中包括了组合逻辑电路和时序逻辑电路．电路结构形式多种多样，可以利用简单的与非门构成，也可以利用触发器构成，也可以利用单片机来完成．利用单片机来设计抢答器，使得结果更简单，功能更优越。
本设计是基于单片机控制的六路抢答器，利用单片机的定时器/计数器定时和记数的原理，将软、硬件有机地结合起来，使得系统能够正确地进行计时，同时使数码管能够正确地显示时间。
用开关做键盘输出，扬声器发生提示。
同时系统能够实现：在抢答中，只有开始后抢答才有效，如果在开始抢答前抢答为无效；抢答限定时间和回答问题的时间可在1-99s 设定；可以显示是哪位选手有效抢答和无效抢答，正确按键后有音乐提示；抢答时间和回答问题时间倒记时显示，满时后系统计时自动复位及主控强制复位；按键锁定，在有效状态下，按键无效非法。
关键词抢答器;EDA;VHDL语言AbstractAnswer devices as an electronic products, has long been widely used in a variety of occasions, intelligence and knowledge competitions, quiz contests are essential in a commonly used device; from the principle, it is a typical digital circuit, including a combination of logic circuits and sequential logic circuit. Circuit structure of a variety of forms, can make use of simple and non-gate structure can also be used to trigger composition, can also be used to complete single-chip microcomputer. Answer the use of single-chip design, and makes the results more simple function better.The design is based on the six-way SCM Answer, and the use of single-chip timer / counter timing and number of the principles in mind, the hardware and software combine to make the system time correctly, while the digital control able to correctly display the time. Switch the keyboard to do with output, speaker prompted occurred. At the same time, the system can be realized: In the Answer, only after the Answer to be valid, if at the beginning of pre-Answer Answer invalid; Answer to answer the question of limited time and the time can be set in 1-99s; can show who's effective and Answer Answer invalid, the correct button prompt after the music; Answer question time and time 倒记时show full time after the system automatically reset and master reset mandatory; keys locked in the effective state, the key is invalid illegal.Key words answer devices;EDA;VHDL language一、设计原理与技术方法：（一）整体简介Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。
1 引言在日常的业余活动中，经常会选择举办一些智力竞赛，这就需要用到抢答器。
目前市场上已有各种各样的智力竞赛抢答器，但绝大多数是早期设计的，以模拟电路、数字电路或者模拟电路与数字电路相结合的产品。
这部分抢答器已相当成熟, 但功能越多的电路相对来说就越复杂，且成本偏高，故障高，显示方式简单( 有的甚至没有显示电路)，无法判断提前抢按按钮的行为，不便于电路升级换代。
本设计就是基于VHDL设计的一个智力竞赛抢答器尽量使竞赛真正达到公正、公平、公开。
1.1设计的目的本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，了解并掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。
通过对智力竞赛抢答器的设计，巩固和综合运用所学课程，理论联系实际，提高设计能力，提高分析、解决计算机技术实际问题的独立工作能力。
1.2设计的内容本文是设计的一个四路智力竞赛抢答器，利用VHDL设计抢答器的各个模块，并使用EDA 工具对各模块进行仿真验证。
智力竞赛抢答器的设计分为四个模块：鉴别锁存模块；答题计时模块；抢答计分模块以及扫描显示模块。
把各个模块整合后，通过电路的输入输出对应关系连接起来。
设计成一个有如下功能的抢答器：（1）具有第一抢答信号的鉴别锁存功能。
在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。
同时电路处于自锁状态，使其他组的抢答器按钮不起作用。
（2）具有计分功能。
在初始状态时，主持人可以设置答题时间的初始值。
在主持人对抢答组别进行确认，并给出倒计时计数开始信号以后，抢答者开始回答问题。
此时，显示器从初始值开始计时，计至0时停止计数。
（3）具有计分功能。
在初始状态时，主持人可以给每组设置初始分值。
第三者组抢答完毕后，由主持人打分，答对一次加10分阶段，错则减10分。
课程设计班级：姓名：学号：指导教师：成绩：电子与信息工程学院数字式竞赛抢答器设计要求:设计一个可容纳四组参赛者同时抢答的数字抢答器，可判断第一抢答者并报警指示抢答成功，其他组抢答均无效。
若提前抢答则对相应抢答组发出警报。
给出系统总体组成框图，设计思路，完成以上模块的VHDL 实现及功能仿真，顶层文件及整体仿真。
系统组成框图设计思路抢答队伍共分为四组A,B,C,D 。
当主持人按下CLR 键后，抢答器状态清零，四组队伍才可以按抢答键抢答，如果主持人未按下CLR 键即未宣布抢答开始时,有人抢答会发出报警。
抢答信号A,B,C,D 输入电路中后，将组别号输出到相应端A1,B1,C1,D1,并将组别序号换算为四位二进制信号输出到示端。
抢答输入VHDL程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY QDQ ISPORT(CLR: IN STD_LOGIC;A, B, C, D: IN STD_LOGIC;A1,B1,C1,D1,alarm: OUT STD_LOGIC;STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ENTITY QDQ;ARCHITECTURE ART OF QDQ ISCONSTANT S1: STD_LOGIC_VECTOR:="0001";CONSTANT S2: STD_LOGIC_VECTOR:="0010";CONSTANT S3: STD_LOGIC_VECTOR:="0100";CONSTANT S4: STD_LOGIC_VECTOR:="1000";BEGINPROCESS(CLR,A,B,C,D) ISBEGINIF CLR='1' THEN STATES<="0000"; A1<='0'; B1<='0'; C1<='0'; D1<='0';alarm<='0'; if (A='1' or B='1' or C='1' or D='1') then alarm<='1';end if;end if;if CLR='0' thenif (A='1'AND B='0'AND C='0'AND D='0') THENA1<='1'; B1<='0'; C1<='0'; D1<='0'; STATES<=S1; alarm<='0';ELSIF (A='0'AND B='1'AND C='0'AND D='0') THENA1<='0'; B1<='1'; C1<='0'; D1<='0'; STATES<=S2; alarm<='0';ELSIF (A='0'AND B='0'AND C='1'AND D='0') THENA1<='0'; B1<='0'; C1<='1'; D1<='0'; STATES<=S3; alarm<='0';ELSIF (A='0'AND B='0'AND C='0'AND D='1') THENA1<='0'; B1<='0'; C1<='0'; D1<='1'; STATES<=S4; alarm<='0';END IF;end if;END PROCESS;END ARCHITECTURE ART;仿真波形心得体会经过一周努力，我成功地设计出了四路电子抢答器。
电子科技大学光电信息学院课程设计课程名称现代电子技术综合实验题目名称基于VHDL语言的FPGA智能抢答器设计学号姓名指导老师陈学英起止时间11月11日-11月22日20XX年 11月 21日摘要智力抢答器作为一种快速准确判断选手抢答先后的比赛工具，现如今经常出现各类智力抢答，竞猜类比赛中。
本文利用FPGA开发平台为基础，以VHDL语言进行编程，在ISE软件上进行开发，实现电视中比赛选手抢答器的各项功能。
其中，第二章简单介绍FPGA开发平台的特点、VHDL语言的特点，以及大体的开发流程。
第三章主要介绍了开发软件ISE和仿真软件ModelSim的使用。
第四章主要介绍智力抢答器的具体设计过程、原理设计、模块化设计。
第五章主要对各个模块进行仿真测试，以及对最后的整个系统进行仿真测试。
最后第六章，在基于整个系统仿真无误的前提下进行硬件编程下载，在实验硬件平台上测试设计结果和智力抢答器的实用性。
并对这次试验进行总结。
目录一、实验目的二、实验任务与要求三、实验原理、设计思路与方案四、单元模块设计与仿真模块功能、模块符号及端口说明、模块程序、仿真程序、仿真波形五、系统模块设计顶层模块设计、系统管脚适配表、编程文件、下载成功标志、硬件调试说明六、结论一、实验目的在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器。
通过抢答器的数显，灯光和音响等手段指示出第一抢答者。
同时还可以设置定时、记分犯规及奖惩等多种功能。
本设计采用手动抢答的方式，有人抢答后，系统自动封锁其他人的抢答按钮，使其不能再抢答，从而实现抢答功能。
二、实验任务与要求1.基本要求（1）、编号1~6号的选手在规定的时间内按键抢答（2）、抢中编号锁定显示，其他无效（3）、主持按键控制清零和开始（4）、具有报警提示功能，分别提示抢答开始，有人抢答，定时时间到2.参数要求（1）、显示组数：6组（2）、报警延时：300ms（3）、抢答时间：20s三、实验原理、设计思路与方案抢答信号输入系统后，系统必须对最先抢到的选手进行编码，而后锁存这个编码，并将这个编码显示输出，所以需要用到编码器、锁存器和译码显示电路。
VHDL四路智力抢答器EDA课程设计一、任务与目的1.1熟练掌握EDA工具软件Quartus的使用1.2熟悉使用VHDL硬件描述语言描述数字电路1.3学会使用VHDL进行大规模集成电路设计1.4学习使用CPLD/FPGA实验系统硬件验证电路设计的正确性1.5初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力二、设计题目与要求2.1设计题目四路智力竞赛抢答器2.2设计要求1.按所布置的题目要求，每一位学生独立完成全过程2.分模块层次化的设计；3.各功能模块的底层文件必须用VHDL语言设计，顶层文件可以用VHDL语言设计，也可以用原理图设计。
2.3设计内容设计一个可容纳四组参赛者同时抢答的数字抢答器。
主持人可控制系统发的清零和抢答的开始，控制电路可实现最快抢答选手按键抢答的判别和锁定功能，并禁止后续其他选手抢答。
抢答选手确定后给出选手编号的显示，抢答选手的编号显示保持到系统被清零为止，若提前抢答则对相应的抢答组发出警告。
*扩展内容：增加答题限时的功能，在确定了抢答成功有效后，有主持人按下答题限时功能键，开始9s的倒计时。
在计时结束后，超时提示LED闪烁。
在主持人按下clear开关时限时复位。
三、功能分析四路智力竞赛抢答器按功能设计分为三个模块1.抢答锁存模块，在主持人发出抢答指令后（start=’1’），若有参赛者按下抢答按钮，则显示器显示抢答组别，同时电路处于自锁状态，使其它组的抢答器不起作用。
主持人可以用清零按钮进行清零（clr=’0’）.若抢答指令未发出（start=’0’），而有参赛者按下抢答按钮，则发出警告信号（alm=1）.2.显示功能模块，在参赛者抢答信号（组别）发出后，对参赛者信号进行译码，然后用7段数码管显示出来。
3.计时模块，在确定了抢答成功有效后，有主持人按下答题限时功能键，开始9s的倒计时。
在计时结束后，超时提示LED亮。
在主持人按下clear开关时限时复位。
（扩展模块）四、设计思路分析，设计方案合理性分析与选择。
目录一、设计要求--------------------------------------------------------------------------------二、设计方案--------------------------------------------------------------------------------三、设计程序--------------------------------------------------------------------------------四、管脚分配---------------------------------------------------------------------------------五、硬件下载实现现象描述-----------------------------------------------------------六、体会与收获-----------------------------------------------------------------------------一、设计要求1．具有第一抢答信号的鉴别和锁存功能。
在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。
同时，电路处于自锁状态，使其他组的抢答器按钮不起作用。
2．具有计时功能。
在初始状态时，主持人可以设置答题时间的初始值。
在主持人对抢答组别进行确认，并给出倒计时计数开始信号以后，抢答者开始回答问题。
此时，显示器从初始值开始倒计时，计至0时停止计数，同时扬声器发出超时报警信号。
若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。
二、设计方案从要实现的功能来看，层次化的设计会更加容易实现，将设计分为三个部分，第一部分用来实现第一抢答信号的鉴别和锁存功能，在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。
摘要伴随着集成电路(IC)技术的发展,EDA技术已经成为现代电子设计的发展趋势，并在各大公司、企事业单位和科研教学部门广泛使用。
VHDL是一种全方位的硬件描述语言，几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VHDL来完成。
本文阐述了EDA的概念和发展、VHDL语言的优点和语法结构并分析讲解了智能抢答器的各模块的功能要求、基本原理以及实现方法。
本系统的设计就是采用VHDL硬件描述语言编程，基于Quartus II平台进行编译和仿真来实现的，其采用的模块化、逐步细化的设计方法有利于系统的分工合作，并且能够及早发现各子模块及系统中的错误，提高系统设计的效率。
本设计主要的功能是：1.对第一抢答信号的鉴别和锁存功能； 2.限时功能3.记分功能4.数码显示。
关键词电子设计自动化(EDA)；VHDL；抢答器；自顶向下的设计方法The identification and timing module of the Answeringsnatches based on VHDLABSTRACTAs the fast development of the integrated circuit technology,Electronic design automation (EDA)technology has become the trend of modern electronic design,what's more,it has been widely used by each big company, the enterprises and Scientific Institutions .VHDL is a kind of hardware description language,which is all-rounds, nearly covers the function of each other kind of hardware description language .Both the entire top-down and bottom-Up circuit design process could be accomplished by VHDL.This article elaborates the concept and development of EDA ,explains the advantages and grammar structure of VHDL ,meanwhile, analysed the function request, the basic principle as well as the method of accomplishment of each parts. This system's design programmes in the VHDL, compiled and emulated basing on Quartus II platform of Altera. Using the modulation,and the gradually detailing design method is of great benefit for the system's division of labor and cooperation ,besides,the usage of this method can detect errors, as early as possible , in various of submodules and system, enhancing the efficiency of the system design. The main feature of this design are:1. Accurately identificating of the signal of the first answer and latching this signal ; 2. The time limited function3. Score function 4. Digital display fuction.KEY WORDS EDA;VHDL;the answering snatches;top-down design method目录中文摘要 (Ⅰ)ABSTRACT (Ⅱ)1绪论 (1)1.1 EDA技术的发展 (1)1.2智能抢答器的市场现状和EDA技术的应用 (1)1.3EDA技术的设计优势 (2)1.4论文结构 (2)2系统的设计元素 (3)2.1传统的数字系统设计方法和现代的数字系统设计方法比较 (3)2.2 VHDL硬件描述语言概述 (4)2.3硬件平台QuartusII概述 (5)2.3.1 Quartus II介绍 (5)2.3.2Quartus II设计流程及注意事项 (6)2.3.3 Quartus II的设计优势应用举例 (7)2.4 实验开发系统及芯片简述 (7)3智能抢答器系统的设计与实现 (9)3.1 抢答器系统设计要求 (9)3.2系统总体设计思想 (9)3.3子模块的设计思想和实现 (11)3.3.1鉴别模块的设计与实现 (11)3.3.2计时模块的设计与实现 (12)3.3.3计分模块的设计与实现 (14)3.3.4 译码显示模块的设计与实现................................... ..163.3.5抢答器的系统实现 (17)4 智能抢答器子模块的仿真验证 (19)4.1 鉴别模块的仿真验证 (19)4.2 计时模块的仿真验证 (20)4.3 计分模块的仿真验证 (21)4.4 数显模块的仿真验证 (22)结束语 (24)致谢 (25)参考文献 (26)(附录) (26)1 绪论1.1 EDA技术的发展人类社会已进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。
现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计技术的发展。
前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管；后者的核心就是EDA技术。
【1】EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作：IC设计,电子电路设计以及PCB设计。
没有EDA技术的支持，想要完成上述超大规模集成电路的设计制造是不可想象的,但是面对当今飞速发展的电子产品市场，设计师需要更加实用、快捷的EDA工具，使用统一的集体化设计黄精，改变传统的设计思路，将精力集中到设计构想、方案比较和寻找优化设计等方面，需要以最快的速度，开发出性能优良、质量一流的电子产品，对EDA技术提出了更高的要求。
未来的EDA技术将在仿真、时序分析、集成电路自动测试、高速印刷版设计及开发操作平台的扩展等方面取得新的突破，向着功能强大、简单易学、使用方便的方向发展。
1.2 智能抢答器的市场现状和EDA技术的应用智力竞赛是“快乐学习”这一教育模式的典范，它采用在规定的一段时间内抢答和必答等方式，在给人们的生活带来乐趣的同时，也使参与者和观众在愉悦的氛围中学到一些科学知识和生活知识，因此很受大家的喜欢。
智力抢答器在智力竞赛中起到很重要的角色，能够准确、公正、直观地判断出首轮抢答者，并且通过抢答器的数码显示和警示蜂鸣等方式指示出首轮抢答者。
EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。
现在对EDA 的概念或范畴用得很宽。
包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。
目前EDA 技术已在各大公司、企事业单位和科研教学部门广泛使用。
例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。
所以从目前的市场情况来看，这个课题的研究很有发展前景。
1.3 EDA技术的设计优势传统的设计方法采用自底向上的设计方法，一般先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试，由于无法进行硬件系统功能仿真，如果某一过程存在错误，查找和修改十分不便，所以这是一种费时、费力的设计方法,而现代电子设计技术(EDA)是自顶向下且先进高效的。
在电子产品的设计理念、设计方式、系统硬件构成、设计的重用性、知识产权、设计周期等方面,EDA技术具有一定的优势。
所以本次设计的抢答器抛弃了传统的设计方法，选择了采用主流的EDA技术进行设计。
1.4 论文结构※第一章绪论部分，介绍了该课题的发展前景、现状以及EDA技术的设计优势等；※第二章概述整个系统设计的设计元素；※第三章详细介绍用VHDL语言对智能抢答器的设计和实现；※第四章各功能模块的仿真。
2 系统的设计元素此次设计是按照"自顶向下"的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（VHDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件。
这样的设计方法被称为高层次的电子设计方法。
具体介绍如下：2.1 传统的数字系统设计方法和现代的数字系统设计方法比较传统的数字系统设计方法：基于电路板的设计方法——采用固定功能的器件（通用型器件），通过设计电路板来实现系统功能，在系统硬件设计的后期进行仿真和调试现代的数字系统设计方法：基于芯片——采用PLD，利用EDA开发工具，通过芯片设计来实现系统功能，在系统硬件设计的早期进行仿真。
此系统的设计就是采用的现代的数字系统设计方法——EDA的设计方法。
两种设计方法的具体步骤如下：图2-1两种设计方法的具体步骤其与传统的设计方法的具体优劣比较如下表：表2-1 传统设计方法 vs EDA设计方法由以上两对比图、表可知，智能抢答器的设计采用自顶向下的设计方法较优。
